組成原理課程設計報告-陣列乘法器的設計與實現(xiàn)

1、<p>　　課 程 設 計 報 告</p><p>　　課程設計名稱：計算機組成原理課程設計</p><p>　　課程設計題目：陣列乘法器的設計與實現(xiàn)</p><p>　　院（系）：計算機學院</p><p>　　專 業(yè)：計算機科學與技術</p><p><b>　　班 級：</b

2、></p><p><b>　　學 號：</b></p><p><b>　　姓 名：</b></p><p><b>　　指導教師： </b></p><p>　　完成日期：2014年01月10日</p><p><b>　

3、　目 錄</b></p><p>　　第1章 總體設計方案2</p><p>　　1.1 設計原理2</p><p>　　1.2 設計思路2</p><p>　　1.3設計環(huán)境3</p><p>　　第2章 詳細設計方案5</p><p>　　2.1 總體方案的

4、設計與實現(xiàn)5</p><p>　　2.1.1創(chuàng)建頂層圖形設計文件5</p><p>　　2.2 功能模塊的設計與實現(xiàn)6</p><p>　　2.2.1輸入加法器模塊的設計與實現(xiàn)6</p><p>　　2.3 陣列乘法器的設計與實現(xiàn)8</p><p>　　第3章 編程下載與硬件測試10</p>

5、;<p>　　3.1 編程下載10</p><p>　　3.2 硬件測試及結果分析10</p><p><b>　　參考文獻13</b></p><p><b>　　附 錄14</b></p><p>　　第1章 總體設計方案</p><p>

6、<b>　　1.1 設計原理</b></p><p>　　以COP2000實驗儀、FPGA實驗板為硬件平臺，采用Xilinx Foundation F3.1設計工具和COP2000仿真軟件，采用自上而下的設計方法，設計并實現(xiàn)陣列乘法器功能。陣列乘法器的設計原理如圖1.1所示，X1,X2,X3,X4, Y1,Y2,Y3,Y4為陣列乘法器的輸入端， S1~S8為陣列乘法器的輸出端。圖中的排列形式

7、和筆算乘法的位積排列形式相似。陣列的每一行由乘數Y的每一位數位控制，而各行錯開形成的每一列由被乘數X的每一位數位控制。圖中方框內的電路由一個與門和一個全加器組成。由于采用陣列結構，雖然采用加法器數量較多，但內部結構規(guī)則，采用超大規(guī)模集成電路很容易實現(xiàn)，可大大提高運算速度。</p><p>　　圖1.1 陣列乘法器原理圖</p><p><b>　　1.2 設計思路</b&g

8、t;</p><p>　　陣列乘法器是設計主要包含如下3個部分：</p><p>　　1、加法器的設計與實現(xiàn)；</p><p>　　2、陣列乘法器的設計與實現(xiàn)；</p><p>　　3、下載與硬件測試；</p><p>　　陣列乘法器的設計與實現(xiàn)采用自上而下的設計方法，在這3個部分中分別設計實現(xiàn)相應功能的器件，在連接具

9、體電路時配合相應脈沖和門電路以達到預期效果。乘法器采用硬件描述語言進行電路設計并實現(xiàn)給定的功能，設計的原理圖經編譯、調試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經硬件測試驗證設計的正確性。</p><p><b>　　設計環(huán)境</b></p><p><b>　　硬件環(huán)境：</b></p><p>　　1

10、、偉福COP2000型計算機組成原理實驗儀：COP2000各單元部件都以計算機結構模型布局，清晰明了，各寄存器、部件均有 8位數據指示燈顯示其二進制值，兩個 8段碼 LED顯示其十六進制值，清楚明了，兩個數據流方向指示燈，以直觀反映當前數據值及該數據從何處輸出，而又是被何單元接收的。這是該產品獨創(chuàng)的“實時監(jiān)視器”,使得系統(tǒng)在實驗時即使不借助 PC機，也可實時監(jiān)控數據流狀態(tài)及正確與否。各實驗模塊的數

11、據線、地址線與系統(tǒng)之間的掛接是通過三態(tài)門，而不是其它實驗設備所采用的扁平連線方法，而數據線、地址線是否要與系統(tǒng)連通，則由用戶連線控制，這樣，就真實的再現(xiàn)了計算機工作步驟。</p><p>　　2、XCV200實驗板：在COP2000 實驗儀中的FPGA 實驗板主要用于設計性實驗和課程設計實驗，它的核心器件是20 萬門XCV200 的FPGA 芯片。用FPGA 實驗板可設計8 位16 位和32 位模型機。</

12、p><p><b>　　軟件環(huán)境：</b></p><p>　　1、Xilinx Foundation3.1設計軟件：Xilinx Foundation3.1是Xilinx公司的主要可編程器件開發(fā)工具，塔可以開發(fā)Xilinx公司的Spar tan,Virtex,CX4000,CX3000,CX5200系列的FPGA芯片。該平臺功能強大，主要用于百萬邏輯門級的設計和1Gb/

13、s的告訴通信內核的設計。</p><p>　　2、 COP2000仿真軟件：COP2000系統(tǒng)的運算器采用了代表現(xiàn)代科技的EDA技術設計，隨機出廠時，已提供一套已裝載的方案，能進行加、減、與、或、帶進位加、帶進位減、取反、直通八種運算方式。它通過實驗儀的串行接口和PC 機的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調試FPGA 實驗等功能。</p><p>　　第2章 詳

14、細設計方案</p><p>　　2.1 總體方案的設計與實現(xiàn)</p><p>　　為了進一步提高乘法運算速度，可采用類似人工計算的方法，陣列的每一行送入乘數Y的每一數位，而各行錯開形成的每一斜列則送入被乘數的每一數位。4×4陣列乘法器可以由16個輸入加法器構成的；輸入加法器可以由一個與門和一位全加器構成；一位全加器可以用一個兩輸入或門模塊和兩個半加器模塊構成。一位全加器的整體設計

15、包含兩半加器構成，半加器由異或門構成。電路實現(xiàn)基于XCV200可編程邏輯芯片，在完成原理圖的功能設計后，把輸入/輸出信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。</p><p>　　2.1.1創(chuàng)建頂層圖形設計文件</p><p>　　4×4陣列乘法器由四位被乘數輸入端(X4X3X2X1)、四位乘數輸入端(Y4Y3Y2Y1)和八位乘積輸出端(Z8Z7Z6Z5Z4Z3Z

16、2Z1)組成。利用Xilinx foundation f3.1模塊實現(xiàn)頂層圖形文件的設計，頂層圖形文件結構如圖2.1.1所示。</p><p>　　圖2.1 陣列乘法器整體設計框圖</p><p>　　2.2 功能模塊的設計與實現(xiàn)</p><p>　　2.2.1輸入加法器模塊的設計與實現(xiàn)</p><p>　　4位輸入端加法器可以由一個與門和

17、一位全加器構成，一位全加器可以由兩個與門，三個異或門及一一個或門構成，四個輸入為XIN、YIN、PARTIN，CNIN，兩個輸出為PARTOUT、CNOUT。其設計過程如圖2.2.1所示。</p><p>　　圖2.2.1 4位輸入端加法器設計框圖</p><p>　　為了能在圖形編輯器（原理圖設計輸入方式）中調用此器件，需要為此器件創(chuàng)建一個元件圖形符號，可用Xilinx Foundat

18、ion3.1編譯器的Create Symbol模塊實現(xiàn)。此元件封裝如圖2.2.2所示。</p><p>　　圖2.2.2 4位輸入端加法器元件符號圖</p><p>　　4位輸入端加法器的具體功能如表2.2.3所示。</p><p>　　表2.2.3 4位輸入端加法器功能表</p><p>　　為了驗證其功能的正確性，可用Xilinx I

19、SE編譯器的Simulator模塊實現(xiàn)對創(chuàng)建的乘法器元件進行功能仿真。其仿真結果如圖2.2.4所示。</p><p>　　圖2.2.4 4位輸入端加法器仿真結果</p><p>　　2.3 陣列乘法器的設計與實現(xiàn)</p><p>　　4×4陣列乘法器可以由16個的4輸入加法器構成，其具體設計過程如圖2.3.1所示。</p><p&g

20、t;　　圖2.3.1 4×4陣列乘法器設計過程</p><p>　　陣列乘法器元件圖形符號如圖2.3.2所示。</p><p>　　圖2.3.2陣列乘法器元件圖形符號</p><p>　　圖2.3.3 4×4陣列乘法器封裝圖</p><p>　　為了驗證其功能的正確性，可用Xilinx ISE編譯器的Simulator

21、模塊實現(xiàn)對創(chuàng)建的陣列</p><p>　　元件進行功能仿真。其仿真結果如圖2.3.4所示。</p><p>　　圖2.7 陣列乘法器功能仿真波形結果</p><p>　　第3章 編程下載與硬件測試</p><p><b>　　3.1 編程下載</b></p><p>　　利用COP2000仿

22、真軟件的編程下載功能，將得到ADD11.bit文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。</p><p>　　3.2 硬件測試及結果分析</p><p>　　利用XCV200實驗板進行硬件功能測試。定點原碼一位除法器的輸入數據通過XCV200實驗板的輸入開關實現(xiàn)，輸出數據通過XCV200實驗板的LED指示燈實現(xiàn)，其對應關系如表3.1所示。</p><

23、p>　　表3.1 XCV200實驗板信號對應關系</p><p>　　硬件測試結果如圖3.1和表3.2所示。</p><p>　　圖3.1 硬件測試結果圖 </p><p>　　表3.2 硬件測試結果</p><p>　　對表3.2與表2.3和圖2.1的內容進行對比，可以看出硬件測試結果是正確的，說明電路設計完全正確。</p&g

24、t;<p><b>　　參考文獻</b></p><p>　　[1] 李景華. 可編程程邏輯器件與EDA技術［M］.北京：東北大學出版社，2001</p><p>　　[2] 范延濱.微型計算機系統(tǒng)原理、接口與EDA設計技術[M].北京：北京郵電大學出版社，2006</p><p>　　[3] 王愛英.計算機組成與結構(第4版)[

25、M].北京：清華大學出版社，2006</p><p>　　[4] 王冠.Verilog HDL與數字電路設計[M].北京：機械工業(yè)出版社，2005</p><p>　　[5] 江國強.EAD技術習題與實驗[M].北京：電子工業(yè)出版社，2005</p><p>　　[6] 杜建國.Verilog HDL硬件描述語言[M].北京：國防工業(yè)出版社，2004</p&g