雜質(zhì)分凝場效應(yīng)晶體管的仿真研究.pdf

1、目錄MM1Abstract2第一章緒論1l.i弓丨言i1.2肖特基勢壘FET的歷史與發(fā)展31.3雜質(zhì)分凝肖特基FET概述51.3.1肖特基勢壘調(diào)制技術(shù)71.4論文主要工作7第二章Apsys器件仿真軟件介紹92.1Apsys介紹92.2Apsys的使用92.2.1Apsys的輸入輸出文件92.2.2使用Apsys進行器件仿真102.3肖特基接觸仿真示例132.4本章小結(jié)15第三章雜質(zhì)分凝肖特基二極管的仿真

2、163.1肖特基勢壘高度與電流輸運163.1.1肖特基勢壘高度163.1.2肖特基接觸的電流輸運方式183.2Shannon接觸理論193.2.1金屬nn結(jié)構(gòu)193.2.2金屬pn結(jié)構(gòu)203.3Shannon接觸制造工藝和有效勢壘高度提取方法介紹213.3.1Shannon接角蟲制造工藝223.3.2肖特基勢壘高度提取方法介紹223.4Shannon接觸仿真研究223.4.1金屬pn的勢壘調(diào)制特性23

3、3.4.2金屬nn結(jié)構(gòu)仿真研究25摘要隨著集成電路器件特征尺寸進一步微縮，源漏結(jié)深越來越淺，傳統(tǒng)硅器件的pn結(jié)源漏將帶來較大的源漏接觸電阻和寄生導(dǎo)通電阻，而如何形成淺結(jié)也是一個巨大挑戰(zhàn)。肖特基勢壘場效應(yīng)晶體管（SBFET)具有低源漏寄生電阻和易于實現(xiàn)淺結(jié)的優(yōu)勢，得到了業(yè)界的廣泛關(guān)注。但是其源漏極與溝道區(qū)的肖特基勢壘受源漏極金屬材料和接觸界面特性的限制，導(dǎo)致接觸勢壘偏高，嚴重制約了器彳牛的開態(tài)電流。于是人們在器件制造中引入了雜質(zhì)分凝技

4、術(shù)（DS)，使源漏兩極與襯底、溝道之間形成一重摻雜薄層，以期降低肖特基勢壘，提升器件幵態(tài)電流。本論文分三個部分對DSSBFET的工作原理進行了仿真研究，評估了其應(yīng)用前景。第一部分：介紹了Crosslight公司器件仿真軟件Apsys的使用方法和仿真中所需使用的隧穿機制模型，并以一個簡單的肖特基接觸為例對仿真步驟進行了介紹。第二部分：詳細研究了雜質(zhì)分凝肖特基接觸，即Sh_on接觸的特性。論文使用Apsys對Shannon接觸進行仿真研究，

5、再利用仿真IV數(shù)據(jù)反向提取對應(yīng)結(jié)構(gòu)的有效肖特基勢壘。結(jié)果表明通過適當調(diào)整Shannon接觸中重摻雜薄層的厚度(小于lnn)與摻雜濃度，即可得到不同有效勢壘高度的接觸。其中，對于金屬pn結(jié)構(gòu)的Shannon接觸，在金屬功函數(shù)為4.7eV襯底摻雜濃度為lel5cnf3的條件下，有效勢全的變化范圍在0.66eV0.93eV而金屬nn結(jié)構(gòu)的Shannon接觸在一定參數(shù)設(shè)置下可以成為勢壘極低的歐姆接觸。第三部分：首先建立了45mn和65nm工藝代

6、下的傳統(tǒng)NMOSFET模型，得到與文獻報道相近的仿真結(jié)果。然后，對DSSBFET與傳統(tǒng)FET進行了對比研究，揭示了DSSBFET具有高開態(tài)電流的可能原因：1)不存在傳統(tǒng)源漏擴展區(qū)所帶來的寄生導(dǎo)通電阻；2)重摻雜薄層強烈影響溝道區(qū)載流子分布，拉低器件的閾值電壓。研究也指出，重摻雜薄層未耗盡的DSSBFET與傳統(tǒng)無源漏擴展區(qū)的MOSFET在工作原理上無本質(zhì)區(qū)別；而重摻雜薄層耗盡的器件，幵態(tài)電流將低于實驗報道的數(shù)據(jù)，且同樣將具有嚴重的短溝道效