基于FPGA的AES-RC5混合加-解密算法的實現(xiàn).pdf

1、在信息技術(shù)高速發(fā)展的當(dāng)代，信息安全技術(shù)在信息技術(shù)中的位置越來越重要，人們越來越關(guān)注信息數(shù)據(jù)的安全性，所以數(shù)據(jù)加密系統(tǒng)應(yīng)運而生，并且得到了高速的發(fā)展[1]。作為數(shù)據(jù)加密系統(tǒng)的核心理論----力口密算法，也在不斷的發(fā)展。其中，著名的AES算法具有眾多的優(yōu)點，得到了廣泛全面的利用。AES算法屬于對稱加密算法，在傳輸數(shù)據(jù)時，發(fā)送方和接收方需要預(yù)先知道加密的密鑰，而密鑰的分發(fā)和管理都需要消耗高昂的代價。本論文在國內(nèi)和國際上的研究成果和技術(shù)理論的基

2、礎(chǔ)上，并且經(jīng)過深入透徹的研究，提出了通過AES算法加/解密數(shù)據(jù)和RC5加/解密密鑰的混合加/解密算法。本文通過引入RC5加/解密密鑰的處理機(jī)制，有效彌補(bǔ)了AES算法在密鑰管理方面的缺陷，并且不影響數(shù)據(jù)的加/解密速度。
　　本研究分為三個部分：第一部分是開發(fā)平臺概述:這一部分主要是對用FPGA實現(xiàn)AES-RC5混合加/解密算法所用的開發(fā)工具QuartusⅡ9.0、開發(fā)語言Verilog HDL和所選用的芯片EP3SL340F1760

3、C4做簡要介紹；第二部分是對AES和RC5算法原理進(jìn)行了分析和比較，得出這兩種算法之間具有互補(bǔ)性，提出的AES-RC5混合加/解密算法具有可行性；第三部分是本論文研究的重點，主要是對AES-RC5混合加/解密算法進(jìn)行了研究。首先，根據(jù)AES和RC5的算法原理，利用Veriolg HDL編寫AES加/解密模塊、AES密鑰擴(kuò)展模塊、RC5加/解密模塊、RC5密鑰擴(kuò)展模塊的代碼;其次，對本論文提出的AES-RC5混合加/解密算法系統(tǒng)進(jìn)行了的F