基于FPGA的AES算法研究與設(shè)計(jì).pdf

1、隨著計(jì)算機(jī)網(wǎng)絡(luò)應(yīng)用的普及和發(fā)展，信息安全作為新興學(xué)科日益受到重視。而傳統(tǒng)的軟件加密技術(shù)已經(jīng)越來越不能滿足信息安全對(duì)運(yùn)算速度和系統(tǒng)安全性的需求。以密碼設(shè)備為核心的硬件加密系統(tǒng)已成為構(gòu)筑信息安全平臺(tái)的重要一環(huán)。本文正是在這種背景下，結(jié)合當(dāng)前信息安全行業(yè)的需要，對(duì)基于硬件的加密系統(tǒng)進(jìn)行了研究。并結(jié)合硬件加密系統(tǒng)的具體實(shí)現(xiàn)從系統(tǒng)安全性、運(yùn)算效率等方面提出硬件加密系統(tǒng)性能優(yōu)化的改進(jìn)。 在充分研究AES算法原理基礎(chǔ)上，本論文創(chuàng)新性地提出了兩

2、種優(yōu)化策略：結(jié)合算法本身和FPGA的特點(diǎn)，運(yùn)用有限域、線性代數(shù)和矩陣?yán)碚?，采用查表法?yōu)化了字節(jié)代換運(yùn)算SubBytes，列混合運(yùn)算Mixcloumns和密鑰擴(kuò)展運(yùn)算，達(dá)到了簡化輪函數(shù)運(yùn)算、硬件設(shè)計(jì)中加密/解密過程資源共享的目的；在比較了現(xiàn)有的結(jié)構(gòu)后，設(shè)計(jì)了高速并行實(shí)現(xiàn)AES算法的改進(jìn)結(jié)構(gòu)--內(nèi)外混合兩級(jí)流水線結(jié)構(gòu)。 在完成硬件設(shè)計(jì)時(shí)，論文采用EDA設(shè)計(jì)方法設(shè)計(jì)了算法在混合流水線結(jié)構(gòu)下的加密單元模塊/解密單元模塊和密鑰擴(kuò)展單元模塊