FPGA打包算法的研究與優(yōu)化.pdf

1、隨著FPGA芯片的不斷發(fā)展，該技術已經(jīng)被應用在各行各業(yè)中，同時針對于FPGA芯片的EDA開發(fā)流程的軟件也被廣泛的使用著，對于EDA開發(fā)流程工具的性能人們的要求也越來越苛刻。因此本文致力于研究開發(fā)出一種具有較高電路性能的EDA流程的工具。在本文中旨在提高打包階段的性能，其中打包階段作為EDA流程中非常重要的一個階段，它的好壞直接影響了之后的布局布線的難易程度，并對最終電路的時延和面積都具有一定的影響。因此提高打包算法的效果對整個EDA流程

2、是非常有意義的。
　　本文通過研究分析現(xiàn)有的經(jīng)典的打包算法，如Vpack和TVpack算法，從現(xiàn)有打包算法的打包思想出發(fā)，研究并設計出一種基于提高電路時延和電路面積的高效的打包算法。在該打包算法中，可以將打包過程分為兩個主要的階段：BLE選取Seed階段以及CLB的填充階段。其中本文將電路的時延和電路的面積作為重要的指標，所以該打包算法在盡量保持面積不變差的情況下，盡可能的提升電路的時延。針對這兩個指標本文對打包算法的兩個階段進行

3、一定的優(yōu)化和提高，在BLE選取Seed階段，主要計算每個BLE的關鍵度，通過BLE關鍵度的值以及BLE引腳的數(shù)量來決定哪個BLE優(yōu)先被裝入到CLB中；在CLB的填充階段，本文通過分析每個BLE和當前正在填充的CLB之間的關系，從而計算出每個BLE的填充的優(yōu)先級，通過比較BLE的填充優(yōu)先級來決定哪些BLE可以裝入到CLB中。本文提出的算法與現(xiàn)有算法相比，在電路的時延方面，本文的算法降低了3.3％，在電路的面積方面，本文的算法降低了0.12