14位40MSPS帶運(yùn)放共享技術(shù)的低功耗Pipeline ADC研究與設(shè)計(jì).pdf

1、在現(xiàn)代許多電子設(shè)備應(yīng)用中,ADC已經(jīng)成為了重要的組成模塊。受通信技術(shù)、網(wǎng)絡(luò)技術(shù)及電子技術(shù)的推動(dòng),對(duì)整個(gè)ADC性能指標(biāo)的要求越來(lái)越高。在高速高精度ADC研究領(lǐng)域,Pipeline ADC是目前國(guó)際上實(shí)現(xiàn)高速、高精度ADC的主流結(jié)構(gòu),其最大優(yōu)勢(shì)是在速度、精度、功耗等方面有很好的均衡。對(duì)于一些便攜設(shè)備,低功耗設(shè)計(jì)是首要的考慮因素。因此,本文圍繞一種14位40MSPS Pipeline ADC,提出了低功耗的高速高精度ADC電路設(shè)計(jì)方案并作了實(shí)

2、驗(yàn)測(cè)試。
　　本文首先簡(jiǎn)述了Pipeline ADC國(guó)內(nèi)外的發(fā)展現(xiàn)狀以及未來(lái)的發(fā)展趨勢(shì)。接著詳細(xì)介紹了ADC的性能參數(shù),通過(guò)對(duì)不同結(jié)構(gòu)的ADC進(jìn)行比較,提出了高性能Pipeline ADC的設(shè)計(jì)要求并分析了PipelineADC的誤差源。
　　本文采用0.18mm CMOS工藝,設(shè)計(jì)14位40MSPS流水線ADC。電路整體結(jié)構(gòu)包含14位A/D轉(zhuǎn)換器核心電路、基準(zhǔn)源電路、PLL時(shí)鐘倍頻電路、并行轉(zhuǎn)換電路、LVDS(低壓差分信號(hào)

3、)電路、SPI接口電路,電路復(fù)雜,性能參數(shù)高。其中14位A/D轉(zhuǎn)換器核心電路采用流水線結(jié)構(gòu),包含采樣/保持(S/H)電路、OTA電路、低位A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器電路、殘差放大器電路、比較器電路、時(shí)鐘延遲及數(shù)字校正電路。
　　電路仿真是電路設(shè)計(jì)到芯片實(shí)現(xiàn)的關(guān)鍵過(guò)程,電路的仿真直接決定電路能否能設(shè)計(jì)成功,特別是利用工藝提供的器件模型對(duì)關(guān)鍵單元電路、整體電路性能參數(shù)的仿真、數(shù)模混合電路的仿真,保證投片結(jié)果與仿真結(jié)果的一致性。通過(guò)在C