納米級工藝下十位高速SAR ADC的研究與實現(xiàn).pdf

1、隨著社會邁入“智能時代”，身邊無處不在的智能機器和傳感設(shè)備對高性能的 ADC（模數(shù)轉(zhuǎn)換器）有較大的需求，SAR（逐次逼近型寄存器）ADC是其中比較常見的一種結(jié)構(gòu)。通常情況下，SAR ADC一般應(yīng)用于中低速的場合。但是隨著CMOS工藝的進步和分時采樣結(jié)構(gòu)的應(yīng)用，SAR ADC的速度有了明顯的提高，單一SAR ADC轉(zhuǎn)換速率可達百兆量級。通過分時采樣技術(shù)可以在同樣精度下得到媲美Flash ADC(閃速型模數(shù)轉(zhuǎn)換器)的速度達到GHz水準，而在

2、功耗和芯片大小方面又具有先天的優(yōu)勢，所以高速SAR ADC是當前的熱門研究方向。本文以此為背景，探討了在納米工藝下 SAR ADC的工作性能，設(shè)計了一款在65nm工藝下量化精度十位采樣率100MS/s的SAR ADC芯片。
　　SAR ADC主要包括電容陣列、比較器、數(shù)字控制邏輯三個部分。本文采用兩級權(quán)重電容陣列結(jié)構(gòu)的分段式DAC（數(shù)模轉(zhuǎn)換器），大大減小了電容數(shù)量，降低了版圖面積，并對橋接電容和寄生電容的影響做了詳盡分析并計算了單

3、位電容；探討了比較器工作原理，對其延遲作了考慮，采用了帶前置放大的動態(tài)比較器，并通過改進電容陣列首位的采樣方式來降低比較器共模輸入電壓的變化程度；對數(shù)字邏輯做了改進，降低了數(shù)字電路移位寄存所造成的延遲時間，進而提高了ADC的速度，最后用cadence軟件進行了整體電路的設(shè)計和版圖的繪制。
　　在電源電壓為1.2V、100MS/s采樣率的工作模式下，前仿真結(jié)果SFDR（無雜散動態(tài)范圍）達到78dB，有效位數(shù)為9.68位。后仿真結(jié)果S