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1、隨著社會(huì)邁入“智能時(shí)代”,身邊無(wú)處不在的智能機(jī)器和傳感設(shè)備對(duì)高性能的 ADC(模數(shù)轉(zhuǎn)換器)有較大的需求,SAR(逐次逼近型寄存器)ADC是其中比較常見(jiàn)的一種結(jié)構(gòu)。通常情況下,SAR ADC一般應(yīng)用于中低速的場(chǎng)合。但是隨著CMOS工藝的進(jìn)步和分時(shí)采樣結(jié)構(gòu)的應(yīng)用,SAR ADC的速度有了明顯的提高,單一SAR ADC轉(zhuǎn)換速率可達(dá)百兆量級(jí)。通過(guò)分時(shí)采樣技術(shù)可以在同樣精度下得到媲美Flash ADC(閃速型模數(shù)轉(zhuǎn)換器)的速度達(dá)到GHz水準(zhǔn),而在
2、功耗和芯片大小方面又具有先天的優(yōu)勢(shì),所以高速SAR ADC是當(dāng)前的熱門研究方向。本文以此為背景,探討了在納米工藝下 SAR ADC的工作性能,設(shè)計(jì)了一款在65nm工藝下量化精度十位采樣率100MS/s的SAR ADC芯片。
SAR ADC主要包括電容陣列、比較器、數(shù)字控制邏輯三個(gè)部分。本文采用兩級(jí)權(quán)重電容陣列結(jié)構(gòu)的分段式DAC(數(shù)模轉(zhuǎn)換器),大大減小了電容數(shù)量,降低了版圖面積,并對(duì)橋接電容和寄生電容的影響做了詳盡分析并計(jì)算了單
3、位電容;探討了比較器工作原理,對(duì)其延遲作了考慮,采用了帶前置放大的動(dòng)態(tài)比較器,并通過(guò)改進(jìn)電容陣列首位的采樣方式來(lái)降低比較器共模輸入電壓的變化程度;對(duì)數(shù)字邏輯做了改進(jìn),降低了數(shù)字電路移位寄存所造成的延遲時(shí)間,進(jìn)而提高了ADC的速度,最后用cadence軟件進(jìn)行了整體電路的設(shè)計(jì)和版圖的繪制。
在電源電壓為1.2V、100MS/s采樣率的工作模式下,前仿真結(jié)果SFDR(無(wú)雜散動(dòng)態(tài)范圍)達(dá)到78dB,有效位數(shù)為9.68位。后仿真結(jié)果S
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