低功耗復(fù)合邏輯門(mén)設(shè)計(jì).pdf

1、隨著半導(dǎo)體工藝進(jìn)入深亞微米階段以及CMOS集成電路技術(shù)的發(fā)展，集成電路的工作頻率和集成度不斷提高，功耗問(wèn)題日益演變成超大規(guī)模電路設(shè)計(jì)的瓶頸。在集成電路設(shè)計(jì)中，復(fù)雜的邏輯功能可以通過(guò)調(diào)用邏輯門(mén)來(lái)實(shí)現(xiàn)。但研究發(fā)現(xiàn)，如將多個(gè)基本門(mén)組合產(chǎn)生的邏輯功能由單個(gè)復(fù)合門(mén)來(lái)替換往往可以實(shí)現(xiàn)電路性能的提升。這些復(fù)合門(mén)可以根據(jù)其邏輯功能，重新從晶體管級(jí)進(jìn)行設(shè)計(jì)，運(yùn)用多種設(shè)計(jì)方法，從而達(dá)到減小面積和改善功能的目的。本論文重點(diǎn)研究了低功耗的復(fù)合門(mén)電路設(shè)計(jì)，并對(duì)其

2、在現(xiàn)實(shí)環(huán)境下的性能進(jìn)行了詳盡的闡述以及結(jié)果的對(duì)比分析。論文的研究工作主要包含了以下三個(gè)部分：
　　1.對(duì)具有傳統(tǒng)布爾邏輯（Traditional Boolean，TB）的復(fù)合邏輯門(mén)設(shè)計(jì)的討論。針對(duì)目前布爾邏輯大多只利用了基礎(chǔ)單元的“與非”、“非”和“或非”等邏輯的單元電路來(lái)實(shí)現(xiàn)大規(guī)模電路的設(shè)計(jì)，這樣的設(shè)計(jì)雖然取用單元電路方便，但也存在取用的單元電路數(shù)量多，面積大的缺陷。與傳統(tǒng)的單元電路級(jí)聯(lián)而成的基于TB邏輯復(fù)合門(mén)電路相比，基于晶體

3、管級(jí)設(shè)計(jì)的電路擁有更小的面積和功耗。
　　2.具有Reed-Muller（RM）邏輯的復(fù)合邏輯門(mén)單元電路的設(shè)計(jì)研究。針對(duì)現(xiàn)有RM邏輯，如三輸入“或/同或”，“異或/與”，在集成電路中以兩個(gè)二輸入門(mén)電路級(jí)聯(lián)形式出現(xiàn)，導(dǎo)致功耗大、延時(shí)長(zhǎng)的不足，提出一種基于晶體管級(jí)復(fù)合邏輯門(mén)電路結(jié)構(gòu)的設(shè)計(jì)方案。該電路通過(guò)采用多軌結(jié)構(gòu)、縮短傳輸路徑，以及混合CMOS邏輯等設(shè)計(jì)方法，來(lái)克服原有電路中單一邏輯和單軌結(jié)構(gòu)信號(hào)路徑長(zhǎng)的不足，進(jìn)而提高電路性能。在5

4、5nm的CMOS技術(shù)工藝和PTM多種工藝下，經(jīng)過(guò)HSPICE模擬和Cadence提取版圖的后仿真，所設(shè)計(jì)的電路具有正確的邏輯功能，相較于采用門(mén)電路級(jí)聯(lián)而成的復(fù)合門(mén)電路，在不同負(fù)載、頻率和PVT組合等情況下的延時(shí)、功耗和功耗延遲積(PDP)都得到了明顯的改善。
　　3.電路性能的測(cè)試環(huán)境設(shè)置及測(cè)量方法。在一些電路的性能比較中，設(shè)計(jì)者給出的測(cè)試方法往往并不能全面地反映電路的性能。本文在研究各電路的比較方式和方法后，提出給出一種相對(duì)公平