SOC中的低功耗設(shè)計(jì)方法.pdf_第1頁
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1、隨著設(shè)計(jì)技術(shù)和工藝水平的提高，設(shè)計(jì)工程師面臨的問題不僅僅是速度，面積上的要求，功耗也是他們需要考慮的一大要點(diǎn)。 在深亞微米級(jí)的設(shè)計(jì)中，動(dòng)態(tài)功耗占絕大部分，通過降低電壓，提高工藝可以很大幅度地降低芯片功耗。 隨著電壓的降低，閾值電壓也會(huì)相應(yīng)地減少。到了納米級(jí)的設(shè)計(jì)中，閾值電壓的降低使漏電流增大，漏電流／靜念功耗所占的比重越來越大。提高域值電壓，可以降低漏電流功耗，但是對(duì)應(yīng)的邏輯門速度將會(huì)減慢。 在設(shè)計(jì)中采用多域值電

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