基于多電壓的門級(jí)低功耗技術(shù)研究.pdf

1、單位面積內(nèi)集成晶體管數(shù)目迅速上升導(dǎo)致芯片功率密度急劇增加，使得低功耗設(shè)計(jì)已經(jīng)成為芯片設(shè)計(jì)者面臨的首要問(wèn)題之一。集成電路的功耗主要來(lái)源于對(duì)負(fù)載電容充放電引起的動(dòng)態(tài)功耗和漏電流引起的泄漏功耗，由于兩者分別與電源電壓的二次方和一次方成正比，因此降低電路的供電電源電壓被認(rèn)為是最有效的低功耗設(shè)計(jì)方法。但降低整個(gè)電路的電源電壓會(huì)使電路的性能退化，從而多電壓技術(shù)應(yīng)運(yùn)而生。多電壓技術(shù)是指對(duì)電路關(guān)鍵路徑上的門分配高電壓而對(duì)電路非關(guān)鍵路徑上的門分配較低電壓

2、，實(shí)現(xiàn)在滿足性能的前提下降低電路功耗的技術(shù)。
　　多電壓技術(shù)的關(guān)鍵是電壓分配，本論文針對(duì)門級(jí)多電壓分配優(yōu)化電路功耗問(wèn)題展開(kāi)研究，提出一種時(shí)延約束下門級(jí)雙電壓分配算法，可以快速進(jìn)行門級(jí)電壓分配，節(jié)約運(yùn)行時(shí)間，優(yōu)化電路功耗。另外，針對(duì)多電壓系統(tǒng)中不同低高電壓邊界電平轉(zhuǎn)換器延時(shí)和功耗不同，提出電平轉(zhuǎn)換器敏感的門級(jí)多電壓分配算法，使電路中更多的時(shí)延裕量可以用于分配電路中門低電壓，進(jìn)一步優(yōu)化電路功耗。通過(guò)對(duì) ISCAS’85基準(zhǔn)電路進(jìn)行測(cè)試

3、，實(shí)驗(yàn)結(jié)果表明了算法的有效性。論文研究?jī)?nèi)容主要包括以下兩個(gè)部分：
　　1.多電壓分配算法決定多電壓技術(shù)優(yōu)化電路功耗的多少，針對(duì)當(dāng)前門級(jí)多電壓分配算法存在的問(wèn)題，提出一種時(shí)延約束下快速門級(jí)雙電壓分配算法。結(jié)合分組和針對(duì)關(guān)鍵路徑的最小割法，改進(jìn)已有電壓分配算法。先分組電路中的門縮小算法處理對(duì)象，再針對(duì)關(guān)鍵低電壓門最小割法升高其電壓直到電路滿足時(shí)延約束為止。實(shí)驗(yàn)結(jié)果表明，所提出算法可以平均改善電路功耗46％，與已發(fā)表的算法比較，算法速度

4、提高37%。
　　2.針對(duì)電平轉(zhuǎn)換器本身的功耗、延時(shí)、插入數(shù)量及插入位置等均影響多電壓技術(shù)優(yōu)化電路功耗的效果，且多電壓系統(tǒng)中不同電壓邊界電平轉(zhuǎn)換器驅(qū)動(dòng)能力應(yīng)不同，提出一種電平轉(zhuǎn)換器敏感的門級(jí)多電壓分配算法。為電路產(chǎn)生更多的時(shí)延裕量，用于分配電路中的門更低的電壓，進(jìn)一步優(yōu)化電路功耗。實(shí)驗(yàn)結(jié)果顯示，所提出考慮不同電壓邊界電平轉(zhuǎn)換器不同相對(duì)于不考慮時(shí)，功耗平均改進(jìn)13%，CPU時(shí)間改進(jìn)22%，這驗(yàn)證了考慮不同電壓邊界電平轉(zhuǎn)換器不同的必要