用于高速ADC時(shí)鐘系統(tǒng)的高性能鎖相環(huán)研究.pdf

1、伴隨著半導(dǎo)體技術(shù)、數(shù)字信號處理技術(shù)及通信技術(shù)的飛速發(fā)展，模數(shù)轉(zhuǎn)換器（ADC）作為自然界和數(shù)字處理系統(tǒng)的接口也呈現(xiàn)高速發(fā)展趨勢。而當(dāng)模數(shù)轉(zhuǎn)換器的速度和精度不斷提高時(shí)，受時(shí)鐘抖動影響的孔徑時(shí)間不確定性越來越嚴(yán)重地引起采樣點(diǎn)偏移，導(dǎo)致采樣保持電路的信噪比降低，極大地限制了整個(gè)ADC的性能提高。因此需要采用高性能鎖相環(huán)來產(chǎn)生更穩(wěn)定和準(zhǔn)確的片上時(shí)鐘信號。
　　本文以應(yīng)用于12Bit100MSPS流水線式高速 ADC時(shí)鐘系統(tǒng)的鎖相環(huán)為出發(fā)點(diǎn)，

2、從基本原理、系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)以及版圖設(shè)計(jì)四個(gè)方面對低抖動的單頻點(diǎn)鎖相環(huán)進(jìn)行了深入分析和研究。
　　首先，從鎖相環(huán)的s域線性模型的分析入手，推導(dǎo)了其開環(huán)和閉環(huán)傳遞函數(shù)，并仔細(xì)研究了環(huán)路中相位噪聲的來源及其傳遞特性。
　　接著，通過閉環(huán)二階近似分析得到鎖相環(huán)的電路參數(shù)和閉環(huán)特性參數(shù)的關(guān)系，并根據(jù)系統(tǒng)指標(biāo)要求進(jìn)行了環(huán)路參數(shù)優(yōu)化設(shè)計(jì)，沒做任何近似地算出了環(huán)路濾波器的全部電阻和電容值。還利用Matlab中的Simulink工具進(jìn)行了

3、鎖相環(huán)的行為級建模和仿真。
　　然后，主要研究了鑒頻鑒相器和電荷泵的非理想效應(yīng)的抑制方法，并基于SMIC0.18μm CMOS數(shù)模混合工藝，設(shè)計(jì)了鑒頻鑒相器、電荷泵、壓控振蕩器和分頻器這幾個(gè)模塊的單元電路。之后對完整的鎖相環(huán)電路的仿真結(jié)果顯示：在1.8V電源電壓，25℃，TT工藝條件下，鎖相環(huán)系統(tǒng)的鎖定時(shí)間約為17μs，相位鎖定時(shí)控制電壓的紋波很小，穩(wěn)定在0.9V，輸出中心頻率為200MHz。這表明鑒頻鑒相器沒有死區(qū)，電荷泵的非理