基于Wishbone總線的SPI-I2C IP核設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在SOC設(shè)計(jì)越來(lái)越復(fù)雜的今天，SOC發(fā)展面臨的兩大挑戰(zhàn)分別是IP互聯(lián)和IP復(fù)用。采用串行總線協(xié)議是解決SOC互聯(lián)問(wèn)題最常用的方法，目前大量的串行總線協(xié)議被運(yùn)用在實(shí)際的應(yīng)用中。SPI協(xié)議和12C協(xié)議是目前應(yīng)用非常廣泛且結(jié)構(gòu)簡(jiǎn)單的串行總線協(xié)議，考慮到SOC集成度越來(lái)越高的發(fā)展趨勢(shì)，本文設(shè)計(jì)了一種集成SPI協(xié)議和12C協(xié)議的IP核。
　　 綜合分析對(duì)比了ARM的AMBA總線、Altera的Avalon總線和Silicore的Wishb

2、one總線的技術(shù)特點(diǎn)。Wishbone總線技術(shù)簡(jiǎn)單、靈活、功能強(qiáng)大且易于移植；從經(jīng)濟(jì)角度考慮又完全開(kāi)放，有豐富的免費(fèi)IP核資源，更易于全面推廣，再加上它已被OPENCORE聯(lián)盟采用并極力推廣。綜合考慮以上因素，本文選用Wishbone協(xié)議總線接口作為與SOC連接的接口。
　　 根據(jù)Top_Down設(shè)計(jì)思想，設(shè)計(jì)基于Wishbone總線的SPI/I2C IP核。首先確定設(shè)計(jì)目標(biāo)、定義整體的外圍接口、劃分子模塊、確定各模塊內(nèi)部信號(hào)關(guān)

3、系。然后確定詳細(xì)的寄存器設(shè)計(jì)和端口連接。最后采用Verilog HDL語(yǔ)言進(jìn)行本IP核的代碼設(shè)計(jì)，包括DIV時(shí)鐘分頻模塊、Shift模塊、WisNbone Interface接口模塊、SPI Interface接口模塊和12C Interface接口模塊的Verilog代碼設(shè)計(jì)。
　　 使用Modelsim、ISE和Synplify Pro軟件對(duì)本IP核的Verilog HDL代碼設(shè)計(jì)進(jìn)行了仿真驗(yàn)證和綜合分析，分別對(duì)DIV時(shí)鐘分