基于Wishbone總線的SPI-I2C IP核設計與實現(xiàn).pdf_第1頁
已閱讀1頁，還剩67頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權，請進行舉報或認領

文檔簡介

1、在SOC設計越來越復雜的今天，SOC發(fā)展面臨的兩大挑戰(zhàn)分別是IP互聯(lián)和IP復用。采用串行總線協(xié)議是解決SOC互聯(lián)問題最常用的方法，目前大量的串行總線協(xié)議被運用在實際的應用中。SPI協(xié)議和12C協(xié)議是目前應用非常廣泛且結(jié)構(gòu)簡單的串行總線協(xié)議，考慮到SOC集成度越來越高的發(fā)展趨勢，本文設計了一種集成SPI協(xié)議和12C協(xié)議的IP核。
　　 綜合分析對比了ARM的AMBA總線、Altera的Avalon總線和Silicore的Wishb

2、one總線的技術特點。Wishbone總線技術簡單、靈活、功能強大且易于移植；從經(jīng)濟角度考慮又完全開放，有豐富的免費IP核資源，更易于全面推廣，再加上它已被OPENCORE聯(lián)盟采用并極力推廣。綜合考慮以上因素，本文選用Wishbone協(xié)議總線接口作為與SOC連接的接口。
　　 根據(jù)Top_Down設計思想，設計基于Wishbone總線的SPI/I2C IP核。首先確定設計目標、定義整體的外圍接口、劃分子模塊、確定各模塊內(nèi)部信號關

3、系。然后確定詳細的寄存器設計和端口連接。最后采用Verilog HDL語言進行本IP核的代碼設計，包括DIV時鐘分頻模塊、Shift模塊、WisNbone Interface接口模塊、SPI Interface接口模塊和12C Interface接口模塊的Verilog代碼設計。
　　 使用Modelsim、ISE和Synplify Pro軟件對本IP核的Verilog HDL代碼設計進行了仿真驗證和綜合分析，分別對DIV時鐘分

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責。
  • 6. 下載文件中如有侵權或不適當內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論