低功耗標準單元電路設計.pdf

1、隨著集成電路技術的迅猛發(fā)展，特征尺寸不斷縮小，電路集成度和工作頻率的不斷提高，功耗已成為繼速度和面積之后，集成電路設計面臨的最主要挑戰(zhàn)。數(shù)字電路從邏輯設計方法上，可以分為基于“與、或、非”的傳統(tǒng)布爾（Traditional Boolean,TB）邏輯和基于“與/異或、或/同或”的Reed-Muller(RM)邏輯。由于TB邏輯比較成熟，因此目前幾乎所有的設計都是基于TB邏輯實現(xiàn)，相應的EDA工具也都是基于TB邏輯，可以認為集成電路設計所

2、面臨的挑戰(zhàn)在一定程度上是邏輯設計方法本身造成的。研究表明，RM邏輯在面積、速度和功耗上存在一定的優(yōu)勢。雖然近些年有關于RM邏輯的研究，但是仍然沒有相關的標準單元電路設計，特別是基于RM邏輯的低功耗標準單元電路設計。本文主要針對基于RM邏輯的低功耗標準單元電路進行研究，論文主要分為以下幾個部分：
　　1．對現(xiàn)有的各種與（AND）門、異或（XOR）門和或（OR）門、同或（XNOR）門的設計方法進行了分析說明，將其進行級聯(lián)得到的AND/

3、XOR和OR/XNOR門電路作為文中提出對應晶體管級電路的比較對象。
　　2．結合傳輸管邏輯（Pass Transistor Logic,PTL）和傳輸門（Transmission Gate,TG）邏輯的優(yōu)點，提出了基于PTL和TG混合的晶體管級 AND/XOR和OR/XNOR門電路。
　　3．55nm工藝 Linux環(huán)境下，對提出的電路在 Cadence工具下進行原理圖和版圖的設計，并用 Calibre工具進行 DRC、L

4、VS和寄生參數(shù)提取以及用 HSPICE工具進行電路的寄生參數(shù)提取前后的模擬仿真工作，并與級聯(lián)結構的電路進行性能上的分析比較。實驗結果表明，提出的AND/XOR門電路功耗和功耗延遲積（PDP）的改善量分別高達26.67％和31.25%，OR/XNOR門電路分別高達21.88%和38.61%。
　　4．結合互補靜態(tài) CMOS結構電路的優(yōu)點，提出了相應的晶體管級的AND/XOR和OR/XNOR門電路。并在0.13um、0.18um和0.