基于SOC的串行擴展協(xié)議的IP軟核設(shè)計.pdf

1、集成電路向超深亞微米級發(fā)展，一塊芯片的集成度越來越高，系統(tǒng)級芯片(System OnChip；SOC)設(shè)計成為集成電路設(shè)計的核心。超復(fù)雜的系統(tǒng)設(shè)計已讓設(shè)計師不可能單獨設(shè)計所有的模塊，基于IP（Intellectual Property）的設(shè)計方法應(yīng)運而生，成為集成電路的主流設(shè)計方法。
　　目前，SPI、IIC、UART三大協(xié)議已經(jīng)能夠分別滿足不同情況下的串行通信，成為串行通信領(lǐng)域不爭的標準。為了在一塊芯片中同時支持SPI、IIC、

2、UART協(xié)議，設(shè)計師們通常將三個獨立的SPI、IIC、UART的IP核集成到一塊芯片上。這種方法簡單易行，但不是最佳的選擇。為了追求更高的設(shè)計效率，設(shè)計師已經(jīng)成功實現(xiàn)SPI協(xié)議進行擴展后與UART進行通信，但還沒有將三種通信協(xié)議融合的設(shè)計方法。
　　基于上述原因，本論文提出了將SPI擴展后與IIC進行通信的方案，通過分析，進一步提出了一種融合三種協(xié)議的串行IP設(shè)計方法。該IP設(shè)計方法可靈活配置IIC、SPI和UART三種協(xié)議，減少

3、了邏輯單元的使用。在設(shè)計過程中，基于APB總線的串行擴展協(xié)議IP的設(shè)計方法，設(shè)計了該IP的詳細設(shè)計結(jié)構(gòu)圖；根據(jù)控制需求，設(shè)計了詳細的狀態(tài)轉(zhuǎn)換圖，后通過Verilog HDL語言建模實現(xiàn)了該IP的所有功能。最后，在Synopsys公司的VCS仿真平臺上，對該IP核進行了驗證，得出了驗證覆蓋率統(tǒng)計結(jié)果，并通過了邏輯綜合、時序分析、等效性驗證。驗證結(jié)果表明，該設(shè)計達到預(yù)期效果，邏輯面積較單獨使用三個IP的?。粩U展的SPI協(xié)議能正常與IIC和U