64QAM解調(diào)模塊的設(shè)計(jì)與實(shí)現(xiàn)驗(yàn)證.pdf

1、本論文主要工作是64QAM解調(diào)模塊的設(shè)計(jì)、算法驗(yàn)證及其實(shí)現(xiàn)的FPGA驗(yàn)證。
　　 論文首先簡要介紹了各模塊的主要算法和實(shí)現(xiàn)方案，在對各種算法進(jìn)行Simulink動(dòng)態(tài)仿真、比較的基礎(chǔ)上確定了本設(shè)計(jì)的解調(diào)方案，并對方案進(jìn)行了浮點(diǎn)數(shù)仿真、定點(diǎn)數(shù)仿真及FPGA驗(yàn)證，給出了仿真結(jié)果和驗(yàn)證結(jié)果。
　　 根據(jù)各種算法的仿真結(jié)果并參考已有產(chǎn)品的成功經(jīng)驗(yàn)，本設(shè)計(jì)最終確定了Gardner定時(shí)恢復(fù)環(huán)路+RCDD載波恢復(fù)環(huán)路+基于對數(shù)關(guān)系的自動(dòng)

2、增益控制環(huán)路的實(shí)現(xiàn)方案。為方便后續(xù)實(shí)現(xiàn)工作，在仿真中并未使用仿真軟件標(biāo)準(zhǔn)庫中的模塊，而是使用基本的算術(shù)運(yùn)算模塊和邏輯運(yùn)算模塊搭建了仿真模型，并正確實(shí)現(xiàn)了其功能，達(dá)到了預(yù)期的性能指標(biāo)。
　　 論文首先有針對性的對定時(shí)恢復(fù)環(huán)路、載波恢復(fù)環(huán)路及自動(dòng)增益控制環(huán)路的已有算法進(jìn)行仿真比較。在確定環(huán)路結(jié)構(gòu)的基礎(chǔ)上，通過對其性能、成本及復(fù)雜度等方面的綜合選擇，確定了本設(shè)計(jì)最終解調(diào)方案。然后建立Simulink浮點(diǎn)數(shù)動(dòng)態(tài)仿真模型，對其進(jìn)行了算法驗(yàn)

3、證。算法驗(yàn)證達(dá)到預(yù)期性能指標(biāo)后，搭建SystemGenerator定點(diǎn)數(shù)仿真模型。通過定點(diǎn)數(shù)仿真將浮點(diǎn)數(shù)定點(diǎn)化，對各模塊輸出精度進(jìn)行截?cái)啵_定各模塊輸出信號的位數(shù)。在保證解調(diào)性能的前提下，降低硬件實(shí)現(xiàn)的功耗。最后在定點(diǎn)數(shù)仿真達(dá)到預(yù)期性能指標(biāo)的前提下使用System Generator生成Verilog硬件代碼，并對代碼進(jìn)行了功能驗(yàn)證和靜態(tài)時(shí)序分析。
　　 研究結(jié)果表明，本文采用的64QAM解調(diào)方案，在相偏30°、頻偏10ppm、