BPSK數(shù)字解調(diào)的ASIC設(shè)計實現(xiàn)與性能驗證.pdf_第1頁
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文檔簡介

1、為形成具有自主知識產(chǎn)權(quán)的BPSK數(shù)字解調(diào)IP核，同時結(jié)合重慶西南集成電路設(shè)計有限公司的研發(fā)項目，本文重點研究了BPSK數(shù)字解調(diào)的ASIC設(shè)計與實現(xiàn)。
　　 本文對技術(shù)實現(xiàn)中的載波恢復(fù)和碼元同步這兩個關(guān)鍵部分，進行了分析和優(yōu)化。根據(jù)載波相位快速跟蹤的要求，基于Hilbert鑒相算法來構(gòu)建載波恢復(fù)環(huán)路，不僅提高了環(huán)路的鑒相速度，而且簡化了環(huán)路的結(jié)構(gòu)；根據(jù)碼元快速同步的要求，基于Gardner算法來構(gòu)建碼元同步環(huán)路，提高了環(huán)路的跟蹤速

2、度。
　　 本文首先在現(xiàn)有BPSK解調(diào)技術(shù)的基礎(chǔ)上，設(shè)計了一個新的解調(diào)方案；然后，建立起系統(tǒng)仿真模型，對解調(diào)模型進行了浮點數(shù)仿真，并通過仿真驗證，證明了本文所設(shè)計出的解調(diào)系統(tǒng)性能滿足公司所提出的性能指標；接著，為了實現(xiàn)低功耗和誤差控制進行了定點數(shù)仿真；再次，為了在短時間內(nèi)發(fā)現(xiàn)ASIC芯片設(shè)計過程中的所有錯誤，同時能夠更真實地模擬ASIC芯片運行，并得到一些參考指標，如芯片面積、功耗以及運行頻率等，本文對解調(diào)方案進行了FPGA驗證

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