寬范圍全數(shù)字逐次逼近寄存器延時(shí)鎖定的設(shè)計(jì).pdf

1、隨著半導(dǎo)體工藝的快速發(fā)展，芯片中集成的CMOS晶體管數(shù)量已經(jīng)多達(dá)23億個(gè)，向著系統(tǒng)芯片發(fā)展。系統(tǒng)芯片對(duì)工作頻率的要求也越來(lái)越高，在工作頻率已經(jīng)達(dá)到吉赫茲的時(shí)代，時(shí)鐘偏差無(wú)疑成為其前進(jìn)路上的絆腳石。延時(shí)鎖定環(huán)被廣泛地用在各類集成電路中，以期望最大限度地減少時(shí)鐘偏差。目前全數(shù)字延時(shí)鎖定環(huán)主要分為三類，分別為移位寄存器延時(shí)鎖定環(huán)、計(jì)數(shù)器延時(shí)鎖定環(huán)和逐次逼近寄存器延時(shí)鎖定環(huán)。逐次逼近寄存器延時(shí)鎖定環(huán)因其鎖定速度快被備受設(shè)計(jì)人員的青睞。傳統(tǒng)逐次逼

2、近寄存器延時(shí)鎖定環(huán)雖然鎖定速度快，但是由于其采用了差分式延時(shí)單元，即使數(shù)據(jù)從快速傳輸路徑傳輸，也存在著一個(gè)固定的延時(shí)，并且數(shù)據(jù)從慢速傳輸路徑和快速傳輸路徑所用的時(shí)間差不是很大，使得傳統(tǒng)逐次逼近寄存器延時(shí)鎖定環(huán)存在著鎖定范圍窄的缺點(diǎn)；同時(shí)，差分式延時(shí)單元采用了定制的電容元件，使得其設(shè)計(jì)不方便。本論文研究的重點(diǎn)是在傳統(tǒng)逐次逼近寄存器延時(shí)鎖定環(huán)的基礎(chǔ)上，采用標(biāo)準(zhǔn)邏輯門搭建延時(shí)單元，相比較于差分延時(shí)單元，設(shè)計(jì)方便，并且延時(shí)變化范圍大，使改進(jìn)后的

3、逐次逼近寄存器延時(shí)鎖定環(huán)具有很寬的鎖定范圍。
　　 本論文合理地選用電子設(shè)計(jì)自動(dòng)化工具搭建實(shí)現(xiàn)平臺(tái)，采用中芯國(guó)際集成電路制造公司的CMOS0.18μm1P6M工藝在該平臺(tái)上實(shí)現(xiàn)了改進(jìn)后的寬范圍全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)。在典型情況下，利用仿真器HSIM對(duì)改進(jìn)后的寬范圍全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)的晶體管級(jí)電路進(jìn)行了仿真，結(jié)果表明改進(jìn)后的寬范圍全數(shù)字逐次逼近寄存器延時(shí)鎖定環(huán)的鎖定范圍在200MHz到670MHz之間，達(dá)到了改