基于DSP-FPGA的捷聯(lián)導(dǎo)航計算機研究.pdf

1、導(dǎo)航計算機作為捷聯(lián)慣導(dǎo)系統(tǒng)的核心處理器，需要完成數(shù)據(jù)接收解算，與外部實時通信，其數(shù)據(jù)處理的性能和速度直接影響著導(dǎo)航解算以及誤差補償?shù)倪x取，在捷聯(lián)慣導(dǎo)系統(tǒng)的應(yīng)用中有著重要的作用。與此同時，新的應(yīng)用領(lǐng)域?qū)萋?lián)慣導(dǎo)系統(tǒng)新的要求，也要求導(dǎo)航計算機向低成本、低功耗、高精度方向發(fā)展。用DSP作為CPU是嵌入式系統(tǒng)的研究熱點，也是微小型導(dǎo)航計算機的研究方向之一。由于DSP的外部接口很少，不能滿足數(shù)據(jù)采集的需要，這就要求對DSP外部進行接口的擴展。經(jīng)過

2、綜合考慮系統(tǒng)的性能、小型化，靠性等因素，采用了DSP＋FPGA的設(shè)計方案。
　　 論文首先根據(jù)捷聯(lián)導(dǎo)航計算機應(yīng)用要求，提出了基于DSP和FPGA的捷聯(lián)導(dǎo)航計算機系統(tǒng)方案。該方案是以DSP作為處理器，由FPGA實現(xiàn)輸入輸出等外圍接口，完成對IMU信號的采集和緩存、串行口的擴展等功能；DSP通過EMIF接口實現(xiàn)和FPGA通信，基礎(chǔ)上設(shè)計完成了系統(tǒng)的硬件原理圖。然后論文重點進行了采用FPGA實現(xiàn)ADC采樣控制器、FIFO緩存、異步串行

3、通訊接口的設(shè)計，并對各功能模塊進行了時序仿真驗證。論文中所有接口設(shè)計使用Verilog語言設(shè)計。其次，利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準實時操作系統(tǒng)開發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實時操作系統(tǒng)提供的多任務(wù)機制，將采集處理按照功能劃分三個相對獨立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運行，大大提高系統(tǒng)的工作效率。然后完成了自動加載程序的設(shè)計和使用。最后，對導(dǎo)航計算機系統(tǒng)進行

4、了聯(lián)合調(diào)試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了捷聯(lián)導(dǎo)航計算機系統(tǒng)的制作。
　　 高速浮點DSP作為導(dǎo)航處理器，F(xiàn)PGA作為外設(shè)接口單元，使DSP專注于復(fù)雜的導(dǎo)航解算，提高了系統(tǒng)效率和速度。Verilog語言描述的設(shè)計模塊作為IP核可重用，修改升級靈活。同時，硬件實現(xiàn)帶有緩存的高速ADC信號采集控制具有不占用CPU資源、運行速度快的特點。
　　 FPGA可重新編程、Verilog模塊可重用，因此用FPGA設(shè)