基于RapidIO系統(tǒng)互連協(xié)議的邏輯設計與驗證.pdf

1、隨著通信和網(wǎng)絡技術的飛速發(fā)展，各種嵌入式系統(tǒng)都對設備內(nèi)部的數(shù)據(jù)傳輸速率提出了更高的要求。傳統(tǒng)的分級共享總線結構已達到了極限性能，互連技術問題已經(jīng)成為制約嵌入式系統(tǒng)整體性能提高的瓶頸。面對這些挑戰(zhàn)，一些基于點對點交換式高性能總線互連結構應運而生，而RapidIO系統(tǒng)互連技術正是其中的佼佼者，它最適合用于高性能嵌入式系統(tǒng)內(nèi)部互連。
　　 RapidIO屬于系統(tǒng)內(nèi)部互連技術，是一種新型高性能、低引腳數(shù)、結構靈活、基于報文交換的點對點互

2、連體系結構，廣泛應用在連接多處理器、存儲器陣列、DSP陣列、網(wǎng)絡設備中的存儲器映射I/O器件、以及通用計算平臺。而4x模式的串行RapidIO,簡稱SRIO(Serial RapidIO)，是本論文的研究重點。SRIO1.3協(xié)議的物理層支持1.25GHz、2.5GHz、3.125GHz三種信號速率，持續(xù)的全雙工數(shù)據(jù)帶寬范圍最高可達到4Gbps到18 Gbps。
　　 本文在深入研究了串行RapidIO1.3互連協(xié)議三層體系結構中

3、邏輯層和傳輸層的基礎上，對這兩層的功能做了一些改進。并且著重對邏輯層和傳輸層進行了FPGA,(Field Programmable Gate Array)邏輯設計，包括實現(xiàn)多種事務請求包和響應包的封裝和解析、各層之間的接口時序轉換、多通道輪詢調(diào)度，以及各層內(nèi)部寄存器維護等功能。然后搭建了TCL自動化功能仿真平臺和上板FPGA驗證平臺，對邏輯實現(xiàn)的Verilog代碼進行RTL級仿真和上板驗證。最后根據(jù)功能仿真時序波形圖和實際上板所測結果分