基于RapidIO系統(tǒng)互連協(xié)議的邏輯設(shè)計(jì)與驗(yàn)證.pdf

1、隨著通信和網(wǎng)絡(luò)技術(shù)的飛速發(fā)展，各種嵌入式系統(tǒng)都對(duì)設(shè)備內(nèi)部的數(shù)據(jù)傳輸速率提出了更高的要求。傳統(tǒng)的分級(jí)共享總線結(jié)構(gòu)已達(dá)到了極限性能，互連技術(shù)問題已經(jīng)成為制約嵌入式系統(tǒng)整體性能提高的瓶頸。面對(duì)這些挑戰(zhàn)，一些基于點(diǎn)對(duì)點(diǎn)交換式高性能總線互連結(jié)構(gòu)應(yīng)運(yùn)而生，而RapidIO系統(tǒng)互連技術(shù)正是其中的佼佼者，它最適合用于高性能嵌入式系統(tǒng)內(nèi)部互連。
　　 RapidIO屬于系統(tǒng)內(nèi)部互連技術(shù)，是一種新型高性能、低引腳數(shù)、結(jié)構(gòu)靈活、基于報(bào)文交換的點(diǎn)對(duì)點(diǎn)互

2、連體系結(jié)構(gòu)，廣泛應(yīng)用在連接多處理器、存儲(chǔ)器陣列、DSP陣列、網(wǎng)絡(luò)設(shè)備中的存儲(chǔ)器映射I/O器件、以及通用計(jì)算平臺(tái)。而4x模式的串行RapidIO,簡(jiǎn)稱SRIO(Serial RapidIO)，是本論文的研究重點(diǎn)。SRIO1.3協(xié)議的物理層支持1.25GHz、2.5GHz、3.125GHz三種信號(hào)速率，持續(xù)的全雙工數(shù)據(jù)帶寬范圍最高可達(dá)到4Gbps到18 Gbps。
　　 本文在深入研究了串行RapidIO1.3互連協(xié)議三層體系結(jié)構(gòu)中

3、邏輯層和傳輸層的基礎(chǔ)上，對(duì)這兩層的功能做了一些改進(jìn)。并且著重對(duì)邏輯層和傳輸層進(jìn)行了FPGA,(Field Programmable Gate Array)邏輯設(shè)計(jì)，包括實(shí)現(xiàn)多種事務(wù)請(qǐng)求包和響應(yīng)包的封裝和解析、各層之間的接口時(shí)序轉(zhuǎn)換、多通道輪詢調(diào)度，以及各層內(nèi)部寄存器維護(hù)等功能。然后搭建了TCL自動(dòng)化功能仿真平臺(tái)和上板FPGA驗(yàn)證平臺(tái)，對(duì)邏輯實(shí)現(xiàn)的Verilog代碼進(jìn)行RTL級(jí)仿真和上板驗(yàn)證。最后根據(jù)功能仿真時(shí)序波形圖和實(shí)際上板所測(cè)結(jié)果分