面向訪存公平性的多核NoC Cache分布優(yōu)化.pdf

1、近幾年片上多核芯片（Chip Multi-Processors,CMPs）逐漸成為了學術(shù)界和工業(yè)界的研究熱點。隨著多核芯片核數(shù)的擴大，傳統(tǒng)的總線互連方式的帶寬、頻率和功耗問題顯得越來越突出。片上大量計算和存儲資源的并發(fā)工作需要并發(fā)流水的通信工作模式而非串行化的通信工作模式。因而，片上網(wǎng)絡(luò)（Network-on-Chip，NoC）由于良好的可擴展性逐漸成為在單個芯片上連接眾多資源的較佳解決方案。
　　同時，隨著芯片規(guī)模的擴大，集中式

2、的存儲組織方式由于訪問延遲過大、訪存競爭嚴重和可擴展性差而成為片上系統(tǒng)的性能和功耗瓶頸。而與此對應(yīng)的是，分布式的存儲組織方式具有可擴展性好及訪問競爭和延遲均衡的優(yōu)點。
　　綜上所述，片上系統(tǒng)逐漸由基于總線的單核或少量多核結(jié)構(gòu)發(fā)展到基于片上網(wǎng)絡(luò)和分布式共享并行存儲的大量多核（眾核）結(jié)構(gòu)。在這種情況下非一致性訪存結(jié)構(gòu)（Non-Uniform Cache Access,NUCA）成為當前多核芯片設(shè)計的主流存儲結(jié)構(gòu)顯得理所當然。然而隨著多

3、核芯片規(guī)模的快速增大，多核芯片中不同節(jié)點的訪存公平性問題日趨嚴重。為了解決這個棘手的問題，本文從非一致性訪存結(jié)構(gòu)的訪存公平性入手進行了以下幾方面的工作：
　　1）針對當前片上多核芯片中非一致性訪存結(jié)構(gòu)特點對芯片上不同節(jié)點訪存的延遲進行建模。具體來說，本文提出了一個訪存延遲估算模型，可對芯片上各個節(jié)點的平均訪存延遲進行較為準確的估計；
　　2）以分布式共享cache劃分的研究問題為目標，以本文所建立的訪存延遲模型為依據(jù)，用一種