高速數(shù)字系統(tǒng)設(shè)計的信號完整性分析與仿真.pdf

1、半導(dǎo)體工藝的飛速發(fā)展對高速數(shù)字系統(tǒng)的設(shè)計提出了全新的挑戰(zhàn)。系統(tǒng)頻率的攀升和信號邊沿速率的加快，使得系統(tǒng)設(shè)計的難度加大，問題增多。如何保證信號的傳輸質(zhì)量是設(shè)計師首要面臨的問題。PCB板層數(shù)增多對布局布線和疊層設(shè)計都提出更高的要求，電源分配、互連效應(yīng)、時鐘網(wǎng)絡(luò)、差分走線、PCB參數(shù)等任何因素考慮不周都有可能引發(fā)信號完整性問題，甚至一個去耦電容、貼片元件放置不當(dāng)都可能導(dǎo)致系統(tǒng)工作不穩(wěn)定。這些使得傳統(tǒng)的經(jīng)驗設(shè)計方法不再適用，需要新的設(shè)計手段和方

2、法。
　　本文采用“路”的觀點對高速電路設(shè)計方法和高速數(shù)字信號的模擬特性進(jìn)行描述，對信號完整性理論中的傳輸線、反射、串?dāng)_、差分線對等基礎(chǔ)理論進(jìn)行了詳細(xì)論述，從而引出信號完整性的基本解決方案。通過hyperlynx仿真軟件和IBIS模型對消除反射的端接策略進(jìn)行仿真驗證，并通過比較得出不同端接方案的適用場合；對影響串?dāng)_的各種因素進(jìn)行仿真分析，并總結(jié)出抑制串?dāng)_的基本方法；此外，還對差分對進(jìn)行了單獨的仿真分析，目的在于闡明差分端接和共模端