面向RFIC的靜電防護(hù)寄生優(yōu)化設(shè)計.pdf

1、隨著集成電路工藝尺寸的不斷縮小以及芯片性能的提高，更多電路設(shè)計的關(guān)注點被轉(zhuǎn)移到了可靠性設(shè)計上來，靜電防護(hù)(ESD)設(shè)計是集成電路可靠性中相當(dāng)重要的一環(huán)，而對于射頻集成電路(RFIC)而言，其靜電防護(hù)設(shè)計相對于數(shù)字/模擬集成電路由于電路的高頻特性，寄生效應(yīng)的影響變得不可忽視，一味提高防護(hù)能力所帶來的內(nèi)部核心電路性能的退化成為了不得不考慮的關(guān)鍵因素。本文針對SiGe工藝下的全芯片 RF-ESD防護(hù)設(shè)計，從寄生效應(yīng)優(yōu)化原理分析，寄生參數(shù)電路模

2、型仿真，以及器件結(jié)構(gòu)級與電路結(jié)構(gòu)級的防護(hù)結(jié)構(gòu)改進(jìn)優(yōu)化幾個方面以及全芯片ESD防護(hù)的觀點出發(fā)，分別闡述了RF-ESD設(shè)計的重難點問題、RF電路設(shè)計的ESD寄生效應(yīng)測試提取問題、輸入/輸出口防護(hù)結(jié)構(gòu)設(shè)計問題和電源箝位電路防護(hù)結(jié)構(gòu)設(shè)計問題。
　　本文通過器件結(jié)構(gòu)改進(jìn)、器件形狀改進(jìn)以及電路去耦優(yōu)化三個方向?qū)/O口的防護(hù)電路進(jìn)行優(yōu)化設(shè)計，分析了多個方案的具體細(xì)節(jié)參數(shù)信息，包括能夠防止達(dá)林頓效應(yīng)并使得sub型二極管可以級聯(lián)的深N阱結(jié)構(gòu)、能將

3、二極管內(nèi)外寄生效應(yīng)降到最低的 DTI深槽隔離結(jié)構(gòu)、能在保持防護(hù)能力不變的同時降低寄生效應(yīng)的多邊形空心二極管結(jié)構(gòu)、引入電感去耦合的電路結(jié)構(gòu)以及分布式電路結(jié)構(gòu)的防護(hù)網(wǎng)絡(luò)，分別評價了它們的優(yōu)缺點，并特別對器件結(jié)構(gòu)改進(jìn)中的DTI深槽隔離結(jié)構(gòu)雙二極管防護(hù)網(wǎng)絡(luò)進(jìn)行了流片測試，測試結(jié)果指出新型的防護(hù)二極管在應(yīng)用中將其所具有的寄生電容減小約4.6fF，最終的寄生電容僅為原二極管結(jié)構(gòu)的85％。電源箝位電路方面，本文介紹ESD電源箝位電路的分類，其中包括僅

4、由電壓觸發(fā)的級聯(lián)二極管結(jié)構(gòu)、SCR結(jié)構(gòu)和GGNMOS結(jié)構(gòu)，電壓與頻率共同觸發(fā)的二極管電阻檢測電源箝位電路，以及僅由頻率觸發(fā)的RC動態(tài)檢測電路；主要分析了各類電源箝位電路的優(yōu)缺點，設(shè)計中所需要關(guān)心的核心參數(shù)，相應(yīng)的優(yōu)化，著重提出了一種具有三級反相器隔離結(jié)構(gòu)的RC動態(tài)檢測電源箝位電路，并分析了該結(jié)構(gòu)的防護(hù)能力以及在誤觸發(fā)時間上進(jìn)行優(yōu)化的結(jié)果，結(jié)果表明，在防護(hù)能力不變的情況下，新結(jié)構(gòu)的誤觸發(fā)時間同比減小了將近30%。最后，針對文中存在的不足以