RFIC的ESD防護電路與優(yōu)化設計技術研究.pdf

1、由于射頻集成電路（RFIC）所獨有的特點，如對噪聲系數敏感、要求良好的匹配和合適的增益等等，與普通的模擬/數字集成電路不同，其靜電防護（ESD）設計變得更加復雜和困難。本文主要研究了在深亞微米CMOS技術條件下，RFIC的ESD保護設計及RFIC與ESD保護電路之間的協同優(yōu)化問題，從ESD仿真測試平臺的搭建、器件結構改進、帶有ESD保護的匹配網絡分析、ESD器件與RF電路協同設計（co-design）方法和消除ESD影響的電路措施改進等

2、方面進行了分析研究。主要研究工作和成果如下：
　　1.論文針對幾種ESD保護器件的特點進行了對比研究，選擇了結構簡單、寄生參數少、放電效率高且開關參數易調節(jié)的LVTSCR器件。分析了深亞微米器件在ESD大應力下的載流子傳輸特性，采用了載流子輸運模型和碰撞電離模型，通過搭建TLP仿真測試平臺，對90nm工藝條件下的LVTSCR的工作原理和特性進行了討論，分析了幾個主要參數對LVTSCR特性的影響。結果表明，本文中的LVTSCR器件的

3、開啟電壓小于4V，與同等工藝條件下的ggNMOS試驗結果相比較，具有相同水平的開啟電壓，而維持電壓要小很多（1.1V對3.3V），因此具有更高的放電效率，適合深亞微米條件下的RFIC輸入/輸出端的ESD保護。論文的研究成果為深亞微米LVTSCR結構的ESD應力研究和TLP仿真測試的改進提供了理論依據。
　　2.根據LVTSCR的電學特性，分析了不同偏置條件對其開關特性的影響，提出了結構改進方法以獲得良好的開關參數。由于SCR類器件

4、具有導通電阻很小但維持電壓過低的問題，在應用中容易引起功能電路的閂鎖或者ESD結構開啟后不能自行關閉?；谔岣呔S持電壓即提高器件內部的導通電阻這一原則，在LVTSCR結構改進中采用了幾種增大電流路徑的辦法，最終放棄器件原有的柵極，改為縱向的雙槽結構進行限流從而獲得了良好的效果，占用了較小的芯片面積。在此基礎上，對槽深與維持電壓的關系進行了量化分析，并對一定極限下此方法遇到的瓶頸進行了討論。結果表明，通過結構改進，LVTSCR的維持電壓達

5、到了1.5V以上，使該器件可以滿足大部分深亞微米低壓電路的ESD保護需求。
　　3.由于在現有的RFIC設計技術中，缺乏ESD器件的模型（包括大應力模型和小信號模型），而現有的等效方法，在RF分析中忽略了太多的寄生效應，因此導致在增加ESD結構后核心電路的性能嚴重惡化，尤其當工作頻率很高（>5GHz）時，寄生參數的細微變化有可能帶來端口不匹配、噪聲變差或者增益降低。因此， 本文建立了一種能夠準確量化ESD結構參數并將其引

6、入RF仿真的方法，該方法結合了器件級仿真、器件-電路混合模式仿真以及高頻仿真的特點，對帶有ESD保護的匹配網絡提取S參數并建立查表模型，以引入RF設計中。其中，ESD結構的所有寄生效應在進行小信號分析時將全部被考慮進來，具有無損性，因此能過做到準確的仿真，使RFIC的性能得到最優(yōu)化。通過一個5.25GHz窄帶LNA-ESD設計，結合單/雙向二級LVTSCRESD保護網絡，對這種co-design方法的可行性進行了驗證，對比了不同ESD網

7、絡結構在加入前后及電路優(yōu)化前后的性能，該結果與文獻中的單向二級ggNMOS保護結構相比，在同樣的器件尺寸下獲得了原有二倍的HBM防護水平。
　　4.本文利用電源電路中的反饋補償電路結構，通過調節(jié)反饋信號的大小和相位，使得在ESD器件位置的原始信號和反饋信號相互抵消。利用這種補償技術，在RFIC正常工作時，被保護端口的信號對于ESD結構不可見或部分可見，起到了一種屏蔽的效果，因此使得大面積的ESD器件能夠應用于更高的頻率范圍。通過對

8、改進的雙槽結構LVTSCR組成的50Ω傳輸網絡進行分析，結合第五章提出的co-design方法，對加入補償電路前后的網絡傳輸特性進行了分析和討論。結果表明，反饋補償電路能夠在一定的頻率范圍內對ESD結構做到有效隔離，使電路的匹配效果得到改進，通過調整反饋電路的參數可以使其能夠具有合適的中心頻率和帶寬，同時不會犧牲ESD防護的水平。這種方法使得原有的ESD保護結構的適用頻率獲得了幾個GHz的提升。
　　綜上所述，本文以普通的模擬/數