功率LDMOS的靜電防護(hù)設(shè)計(jì)改進(jìn).pdf

1、隨著半導(dǎo)體芯片的制造工藝不斷改進(jìn)以及特征尺寸的減小，集成電路日益向小型化和高密度化發(fā)展，很容易遭受到靜電放電（ESD）的影響。一次輕微的ESD事件，甚至?xí)斐善骷谰檬АM向擴(kuò)散金屬氧化物半導(dǎo)體（Laterally Diffused Metal Oxide Semiconductor， LDMOS）作為常用的功率器件，具有較好的驅(qū)動(dòng)能力，為了與現(xiàn)有的工藝相兼容，由LDMOS器件修改后的高壓ESD防護(hù)器件可用作芯片管腳的ESD防護(hù)。

2、r>　　本論文詳細(xì)分析了LDMOS在ESD應(yīng)力下的電學(xué)特性和熱學(xué)特性，提出了兩個(gè)新結(jié)構(gòu)，并用仿真軟件進(jìn)行驗(yàn)證。主要的研究成果包括：
　　1、深入分析了ESD產(chǎn)生的過(guò)程及各測(cè)試模型，對(duì)ESD防護(hù)器件受到靜電脈沖后所涉及到的物理仿真模型進(jìn)行了分析，主要包括物理傳輸方程、能帶模型、遷移率、雪崩擊穿模型、間接復(fù)合和俄歇復(fù)合。
　　2、針對(duì)常規(guī)LDMOS器件在ESD應(yīng)力下由于觸發(fā)電壓過(guò)高，表面電流集中而導(dǎo)致器件抗ESD性能不高的問(wèn)題，

3、提出并驗(yàn)證了一種用于降低表面電流集中的新結(jié)構(gòu)，新結(jié)構(gòu)通過(guò)引入具有高低摻雜濃度的漂移區(qū)和N型襯底埋層，具有了低觸發(fā)電壓，二次擊穿電流高等優(yōu)點(diǎn)。仿真結(jié)果表明：新結(jié)構(gòu)觸發(fā)電壓降低了36％，二次擊穿電流提高了51%。
　　3、針對(duì)常規(guī)SCR-LDMOS器件開(kāi)啟觸發(fā)電壓過(guò)高、維持電壓過(guò)低問(wèn)題，提出一種利用PN結(jié)輔助開(kāi)啟的新結(jié)構(gòu)。新結(jié)構(gòu)通過(guò)引入PN結(jié)來(lái)輔助提高觸發(fā)開(kāi)啟前的空穴載流子濃度，降低了觸發(fā)電壓，提高了維持電壓，并且具有較強(qiáng)ESD魯棒性