高速高精度電流舵DAC的設(shè)計(jì)與研究.pdf

1、現(xiàn)代無(wú)線寬帶通訊技術(shù)和多媒體數(shù)字化技術(shù)的發(fā)展要求系統(tǒng)具有更高的分辨率和帶寬以進(jìn)行高信息密度的圖像視頻信號(hào)的傳輸和處理。這對(duì)于系統(tǒng)中的數(shù)據(jù)轉(zhuǎn)換接口（主要是ADC和DAC）而言，就是要具備更高的采樣精度和采樣速率以滿(mǎn)足系統(tǒng)低誤差率和大帶寬的需求。電流舵DAC(Digital to Analog Converter)是目前實(shí)現(xiàn)上述要求的較為理想的CMOS數(shù)模轉(zhuǎn)換電路拓?fù)渲唬湓跓o(wú)線通訊和多媒體技術(shù)領(lǐng)域中得到了廣泛應(yīng)用。然而，由于電路和制造工

2、藝的固有局限，電流舵DAC實(shí)現(xiàn)高的采樣精度和采樣速率時(shí)會(huì)產(chǎn)生兩個(gè)方面的棘手問(wèn)題：⑴采樣精度的提高會(huì)提高整個(gè)芯片的面積需求；⑵采樣速率的提高會(huì)導(dǎo)致DAC動(dòng)態(tài)性能SFDR(Spurious-Free Dynamic-Range)的下降，以至于無(wú)法滿(mǎn)足系統(tǒng)性能的要求。
　　 本文對(duì)電流舵DAC的架構(gòu)和電路的非理想性誤差進(jìn)行了分析與研究，確立DAC的編碼，電路主要參數(shù)同DAC輸出性能指標(biāo)之間的關(guān)系。在MATLAB中，對(duì)上述誤差進(jìn)行建模并

3、估計(jì)其對(duì)DAC靜態(tài)和動(dòng)態(tài)性能指標(biāo)的影響。依據(jù)誤差分析和建模所得之結(jié)論，進(jìn)行高速高精度電流舵DAC電路的設(shè)計(jì)。為緩解高采樣精度引入的面積壓力，論文使用了本征精度的辦法以減小電流源失配，設(shè)計(jì)了合理電流源的過(guò)驅(qū)電壓和尺寸。為確保高采樣速率時(shí)的高動(dòng)態(tài)性能，論文使用了專(zhuān)門(mén)的電流元陣列設(shè)計(jì)方案。設(shè)計(jì)了數(shù)字LVDS接口以滿(mǎn)足高速數(shù)據(jù)傳輸?shù)男枰Ｔ诎鎴D設(shè)計(jì)中引入了新的的電流源陣列版圖排布規(guī)則較好的消除了工藝梯度效應(yīng)引起的電流源不匹配，采用了數(shù)?；旌闲酒?/p>

4、的布局布線規(guī)避免數(shù)字信號(hào)和模擬信號(hào)之間的串?dāng)_效應(yīng)對(duì)DAC性能產(chǎn)生消極影響。在TSMC0.18um CMOS工藝下，論文最終設(shè)計(jì)實(shí)現(xiàn)了一個(gè)12位1G Samples/s的電流舵DAC。整體芯片版圖寄生參數(shù)提取后仿真結(jié)果表明，DAC的靜態(tài)性能指標(biāo)INL和DNL分別為0.15LSB和0.25LSB。在1GS/s采樣速率時(shí)，DAC在50MHz輸出基波頻率時(shí)，動(dòng)態(tài)性能指標(biāo)SFDR為74dBc；462MHz輸出基波頻率時(shí)，SFDR值仍然可保持在68