超高速ADC芯片設(shè)計(jì)及測試方法研究.pdf

1、隨著數(shù)字信號處理技術(shù)和高速數(shù)據(jù)處理技術(shù)的發(fā)展，模數(shù)轉(zhuǎn)換器作為連接模擬世界和數(shù)字系統(tǒng)的接口，其作用越來越明顯；同時(shí)通訊系統(tǒng)、高速數(shù)據(jù)讀取設(shè)備等方面的迅速發(fā)展也對模數(shù)轉(zhuǎn)換器的速度提出越來越高的要求。研究超高速模數(shù)轉(zhuǎn)換器對高速信號處理、高速數(shù)據(jù)處理等相關(guān)領(lǐng)域具有重大意義。
　　 本文首先從模數(shù)轉(zhuǎn)換基本原理和各種結(jié)構(gòu)的對比入手，系統(tǒng)介紹了模數(shù)轉(zhuǎn)換器的功能和相關(guān)技術(shù)指標(biāo)特性，對比了國內(nèi)外相關(guān)領(lǐng)域發(fā)展現(xiàn)狀，提出基于CMOS工藝，利用全并行結(jié)

2、構(gòu)實(shí)現(xiàn)超高速ADC電路及其關(guān)鍵技術(shù)指標(biāo)。
　　 本文對超高速ADC中各個(gè)單元電路進(jìn)行研究，在高速比較器電路方面，發(fā)現(xiàn)并提出高速比較電路中的門限限速效應(yīng)，并給出解決方法。門限限速效應(yīng)的解決可以在提高比較器速度的同時(shí)降低功耗，這為最終實(shí)現(xiàn)超高速ADC并減小整體功耗提供基礎(chǔ)。
　　 為實(shí)現(xiàn)高速時(shí)鐘驅(qū)動電路以及降低時(shí)鐘驅(qū)動電路功耗，提出一種單相傳輸、雙相輸出的可調(diào)雙相時(shí)鐘樹電路。通過對輸入端的電平調(diào)節(jié)，能夠修正工藝偏差和單相傳輸

3、帶來的占空比失真的影響，進(jìn)而為相關(guān)電路提供有效的高速雙相時(shí)鐘驅(qū)動。
　　 在編碼電路方面，首先對各種主要的編碼方式進(jìn)行介紹，著重在誤差、功耗和規(guī)模等方面研究對比了格雷碼和二進(jìn)制兩種編碼方式；為實(shí)現(xiàn)高速編碼電路，提出一種二進(jìn)制分段編碼與邏輯轉(zhuǎn)換相結(jié)合的電路，利用分段編碼與邏輯轉(zhuǎn)換技術(shù)可以在保留二進(jìn)制編碼優(yōu)勢的基礎(chǔ)上減小寄生參數(shù)對高速編碼的不利影響，進(jìn)而實(shí)現(xiàn)超高速條件下的二進(jìn)制編碼。
　　 在分壓電阻網(wǎng)絡(luò)、高速采樣保持電路、

4、火花碼消除技術(shù)方面，本文也做了一定研究，利用這些研究成果，在SMIC0.18μm CMOS工藝下，設(shè)計(jì)了采樣率2GSps，精度6bits的全并行模數(shù)轉(zhuǎn)換器。
　　 本文對超高速模數(shù)轉(zhuǎn)換器的測試方法進(jìn)行了研究，利用不同的測試儀器和測試方法對超高速模數(shù)轉(zhuǎn)換器電路進(jìn)行了實(shí)際測試。在儀器性能指標(biāo)不滿足芯片測試要求的條件下，提出包括抽樣測試、多通道多電平測試的多種解決方案，并在實(shí)際測試中驗(yàn)證了這些方法的有效性。2GSps6bits超高速A

5、DC實(shí)際測試結(jié)果表明，該ADC最高轉(zhuǎn)換速度可達(dá)2.2GSps，最小量化精度10mV，在最高轉(zhuǎn)換速度下，有效位最高可達(dá)5.7bits，電路總功耗310mW。
　　 為進(jìn)一步實(shí)現(xiàn)更高速高精度的高性能ADC，本文在JAZZ0.35μm BiCMOS工藝下對超高速比較器進(jìn)行了研究，利用偏置開關(guān)復(fù)用技術(shù)完成最高速度為20GHz的比較器設(shè)計(jì)；基于已完成的ADC設(shè)計(jì)和兩步式結(jié)構(gòu)，研究了數(shù)字糾錯(cuò)原理并分析了糾錯(cuò)范圍，為今后實(shí)現(xiàn)高性能ADC打下一