超低功耗流水線式ADC的研究與設(shè)計(jì).pdf

1、隨著數(shù)字化信息處理技術(shù)的飛速發(fā)展，模數(shù)轉(zhuǎn)換器(ADC)在無線通訊、數(shù)據(jù)采集等領(lǐng)域得到了廣泛的應(yīng)用。并且，隨著近年來便攜式設(shè)備的不斷普及，以及出于對(duì)成本、市場與環(huán)保等方面的考慮，ADC的超低功耗設(shè)計(jì)已成為當(dāng)今關(guān)注的熱點(diǎn)。
　　本文以實(shí)現(xiàn)超低功耗為目標(biāo)，基于SMIC0.18μm1P6M CMOS工藝，設(shè)計(jì)出一款工作在1.2V電源電壓下、采樣速率為500KSPS、平均動(dòng)態(tài)功耗只有160μW的8bit流水線式ADC。設(shè)計(jì)中主要采用將運(yùn)算放

2、大器的MOS晶體管偏置在亞閾區(qū)的方法來降低電路中的支路電流和所需的電源電壓，以及采用動(dòng)態(tài)鎖存比較器結(jié)構(gòu)并對(duì)其它電路模塊進(jìn)行低電壓設(shè)計(jì)，從而實(shí)現(xiàn)了超低功耗的設(shè)計(jì)目標(biāo)?；跀?shù)?；旌霞呻娐钒鎴D的設(shè)計(jì)原理和規(guī)則，采用全定制版圖設(shè)計(jì)實(shí)現(xiàn)了8bit流水線式ADC的版圖。
　　設(shè)計(jì)中采用一共7級(jí)MDAC、每級(jí)1.5bit的流水線式結(jié)構(gòu)，主要使用SynopsysHspice仿真工具對(duì)所設(shè)計(jì)的單元電路、模塊電路以及整個(gè)ADC系統(tǒng)進(jìn)行仿真，并在Ma

3、tlab工具中對(duì)仿真結(jié)果進(jìn)行靜態(tài)性能與動(dòng)態(tài)性能分析。仿真分析結(jié)果表明，在TT Corner下，采樣速率為500KSPS時(shí)，ADC的靜態(tài)性能為：DNL在-0.34LSB～2.85LSB之間，INL在-2.24LSB～1.91LSB之間；動(dòng)態(tài)性能為：SNR在43.5dB以上，SNDR在42.5dB以上，SFDR在49.1dB以上，有效位數(shù)ENOB在6.78位以上。采用Cadence Virtuoso軟件實(shí)現(xiàn)版圖設(shè)計(jì)，版圖面積約為744.25