CMOS高速低抖動(dòng)鎖相環(huán)的設(shè)計(jì)和實(shí)現(xiàn).pdf

1、本文基于TSMC0.13μm1P6MCMOS混合信號(hào)工藝設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)高速低抖動(dòng)的鎖相環(huán)。該鎖相環(huán)電路的輸入?yún)⒖紩r(shí)鐘由片外25MHz晶振給出,輸出為10倍頻的250MHz信號(hào),為芯片內(nèi)部的ADC和DAC提供采樣時(shí)鐘,以及數(shù)字部分電路所需的工作時(shí)鐘。仿真和實(shí)測(cè)結(jié)果均表明,該鎖相環(huán)的均方根值抖動(dòng)為5ps～8ps,完全滿足系統(tǒng)所需＜10ps的要求。
　　 本文主要研究了電荷泵鎖相環(huán)的結(jié)構(gòu)和設(shè)計(jì)方法。設(shè)計(jì)采用自頂向下的流程:首先根據(jù)系

2、統(tǒng)的指標(biāo)要求確定電路結(jié)構(gòu);接著使用Matlab建立行為級(jí)模型,初步估算和確定系統(tǒng)的一些參數(shù);然后根據(jù)系統(tǒng)級(jí)仿真的結(jié)果,分別設(shè)計(jì)各個(gè)模塊具體的晶體管級(jí)電路,并進(jìn)行詳細(xì)的分析,仿真和優(yōu)化;最后完成版圖的設(shè)計(jì),通過(guò)物理驗(yàn)證和寄生提取,繼續(xù)調(diào)整各電路參數(shù),確保在考慮寄生效應(yīng)和各種PVT變化的情況下,電路都能夠正常工作并滿足指標(biāo)要求。
　　 本文著重分析了鎖相環(huán)電路抖動(dòng)的產(chǎn)生原因和減小抖動(dòng)的方法,在傳統(tǒng)鎖相環(huán)電路的基礎(chǔ)之上,加入了數(shù)字校正