基于CMOS工藝的低雜散低抖動(dòng)鎖相環(huán)的研究與設(shè)計(jì).pdf

1、近年來，隨著通信、計(jì)算機(jī)、消費(fèi)電子等的快速發(fā)展，需要產(chǎn)生、傳輸和處理的數(shù)據(jù)量日益增加，所以，設(shè)計(jì)高速IO接口電路的挑戰(zhàn)也在日益增加，在高速IO接口電路的電氣連接系統(tǒng)中，鎖相環(huán)常用來提供發(fā)射端的發(fā)射時(shí)鐘，為了確保高速數(shù)據(jù)能準(zhǔn)確地發(fā)送，發(fā)射時(shí)鐘需要高頻而且低雜散低抖動(dòng)。本文分別研究了在整數(shù)分頻鎖相環(huán)和分?jǐn)?shù)分頻鎖相環(huán)中如何實(shí)現(xiàn)低雜散和低抖動(dòng)性能，并通過了理論分析和仿真驗(yàn)證。
　　一個(gè)高性能的鎖相環(huán)中VCO的設(shè)計(jì)是關(guān)鍵。在VCO的設(shè)計(jì)中，

2、相位噪聲、功耗是它的關(guān)鍵指標(biāo)。本文設(shè)計(jì)了一個(gè)低噪聲低功耗的VCO，并在180 nm CMOS工藝下進(jìn)行了仿真驗(yàn)證，輸出信號(hào)中心頻率為2.396 GHz時(shí)，由于采用了自開關(guān)偏置技術(shù)和退耦合電容，在10 kHz頻偏處的相位噪聲低達(dá)-71.94 dBc/Hz;由于體偏置技術(shù)的采用，其供電電壓低達(dá)0.5V。
　　為了滿足10Gbps SerDes中發(fā)射時(shí)鐘的應(yīng)用需求，設(shè)計(jì)了一個(gè)多相位多頻率輸出的鎖相環(huán)，其采用QVCO作為振蕩器產(chǎn)生了4個(gè)等

3、相位間隔的5.15625 GHz時(shí)鐘，QVCO的輸出時(shí)鐘經(jīng)過二分頻差分緩沖器后能實(shí)現(xiàn)8個(gè)等相位間隔的2.578125 GHz時(shí)鐘。此外，在電荷泵中采用負(fù)反饋結(jié)構(gòu)降低了它的靜態(tài)電流失配，從而能得到較好的參考雜散。該鎖相環(huán)在40 nm CMOS工藝下實(shí)現(xiàn)并進(jìn)行了后仿驗(yàn)證。
　　為了實(shí)現(xiàn)鎖相環(huán)的低抖動(dòng)和低雜散性能，設(shè)計(jì)了一個(gè)5.15625 GHz的亞采樣鎖相環(huán)，它采用QVCO產(chǎn)生4路等相位間隔的時(shí)鐘。為了實(shí)現(xiàn)低雜散，其使用差分緩沖器和互

4、補(bǔ)開關(guān)對(duì)減小了CP對(duì)雜散的惡化，使用Dummy采樣器和CML隔斷緩沖器進(jìn)一步減小了QVCO對(duì)雜散的惡化。由于環(huán)路中沒有分頻器，則電荷泵和亞采樣相位探測器(SSPD)的噪聲不會(huì)增加N2倍，從而環(huán)路的抖動(dòng)性能得到了改善。該SSPLL在40 nm CMOS工藝下實(shí)現(xiàn)并進(jìn)行了仿真驗(yàn)證。
　　在分?jǐn)?shù)頻率鎖相環(huán)中，環(huán)路傳輸特性的非線性會(huì)導(dǎo)致∑△調(diào)制器的量化噪聲混疊，從而惡化環(huán)路的帶內(nèi)噪聲。本文提出了一種低雜散線性化的技術(shù):在電荷泵輸出端添加脈