VLSI設計中的互連串擾噪聲研究.pdf

1、深亞微米工藝下集成電路規(guī)模和復雜度的日益增加，使得傳統(tǒng)的、以邏輯為中心的設計流程已經難以滿足現代VLSI設計的要求。對于180納米以及更高工藝水平的集成電路，互連線成為決定電路功能和性能的關鍵因素，迫使EDA工程師重新打造以互連為核心的設計流程。同時，隨著工藝水平的持續(xù)提高，導線與導線之間的間距越來越小，而導線的縱橫比卻在持續(xù)增加，導致相鄰導線間的耦合電容在整個線電容中占據的比重越來越大，由耦合互連所造成的容性串擾噪聲對納米設計的信號可

2、靠性造成嚴重威脅?；ミB串擾噪聲問題已經成為制約VLSI設計持續(xù)發(fā)展的主要瓶頸。本文結合VLSI設計的發(fā)展趨勢，對互連串擾噪聲的相關問題進行深入研究，取得了如下創(chuàng)新性成果： 首先，針對互連串擾噪聲對電路功能的影響，提出一種基于改進的噪聲窗口模型的功能噪聲故障分析方法。將相鄰線間的信號跳變方向考慮到噪聲窗口模型中，建立改進的噪聲窗口模型，然后在此模型基礎上對噪聲群進行分析，利用時變虛擬干擾線表示噪聲群中弱干擾線集合的組合噪聲結果，同

3、時考慮受擾線的弱干擾線集合、強干擾線集合以及傳播噪聲，得到精確的可實現有效噪聲脈沖結果以及相應的有效干擾線集合。 其次，針對層次的VLSI設計結構，提出兩種識別由層次結構中模塊間連接而產生的全局虛假交叉耦合的分析方法。首先對邏輯敏化的交叉耦合進行定義，然后在層次結構中引入局部虛假交叉耦合和全局虛假交叉耦合的概念，利用控制輸入向量集合(ControlInputVectorSet，CIVS)或者X—函數考慮各模塊信號間的邏輯關系，進

4、而識別層次設計中互連線路上的虛假交叉耦合。 再次，針對互連串擾噪聲對電路性能的影響，提出一種top—k延遲噪聲故障分析方法。由于互連串擾噪聲的分析空間通常過大，因此首先通過邏輯分析方法有效地修剪受擾線和干擾線組合的分析空間，然后利用時序窗口計算受擾線和干擾線之間的虛假延遲噪聲故障的發(fā)生概率，找到實際電路中最有可能引起虛假延遲噪聲故障的top—k條干擾線，使得在允許的時間范圍內能夠消除最多的虛假噪聲，降低串擾噪聲影響下時序分析的悲

5、觀度。 最后，針對工藝縮小后日益凸顯的互連物理效應，提出一種基于簡化分布式RC—π模型的串擾噪聲統(tǒng)計分析方法。分析對比現有的互連串擾噪聲模型，選用分布式RC—π模型以更好地考慮深亞微米工藝下大量的長互連線，并利用靜止干擾線和樹枝簡化技術降低分布式RC—π模型的復雜度；在簡化分布式RC—π模型的基礎上，提取各互連線分段上精確的局部制程變異，建立以制程變異為基底的串擾噪聲線性表示模型；利用網格結構考慮分布式RC—π模型各分段參數間的