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文檔簡(jiǎn)介
1、本文以信道估計(jì)為核心目標(biāo),重點(diǎn)研究了單載波分塊傳輸系統(tǒng)中以最小二乘方法實(shí)現(xiàn)信道估計(jì)的算法及其硬件實(shí)現(xiàn);并通過(guò)對(duì)算法本身的研究,結(jié)合硬件設(shè)計(jì)中出現(xiàn)的問(wèn)題,提出新的信道估計(jì)方案,引入了PAST算法,以提高傳輸效率。 在設(shè)計(jì)當(dāng)中,采用一種雙循環(huán)時(shí)隙結(jié)構(gòu),即以帶循環(huán)前綴的導(dǎo)頻序列作為時(shí)隙間的保護(hù)間隔。以實(shí)現(xiàn)消除時(shí)隙間干擾和時(shí)隙中未知數(shù)據(jù)碼元對(duì)確定導(dǎo)頻序列的干擾;并且如果以這種時(shí)隙結(jié)構(gòu)工作,可以將將信道沖激響應(yīng)和發(fā)送信號(hào)序列的線性卷積轉(zhuǎn)變
2、為循環(huán)卷積,從而使接收信號(hào)矢量可以簡(jiǎn)單地表示為信道循環(huán)矩陣和發(fā)送信號(hào)矢量的乘積。在上述前提下,就有可能設(shè)計(jì)出復(fù)雜度較低,性能較高的接收機(jī)了。在對(duì)傳統(tǒng)和新興的各種信道估計(jì)方法進(jìn)行了簡(jiǎn)要介紹后,我們對(duì)最小二乘方法在各時(shí)隙結(jié)構(gòu)情況的性能進(jìn)行了分析,并基于一種時(shí)隙結(jié)構(gòu),在硬件上對(duì)信道估計(jì)進(jìn)行設(shè)計(jì)和FPGA實(shí)現(xiàn)。硬件實(shí)現(xiàn)中,采用流水線處理技術(shù),以降低硬件實(shí)現(xiàn)的復(fù)雜度,高效利用硬件資源。硬件結(jié)構(gòu)設(shè)計(jì)完畢后,通過(guò)軟件測(cè)試,驗(yàn)證了信道估計(jì)硬件模塊的可行
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