可配置LDPC碼譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf

1、越來越多的實(shí)際通信系統(tǒng)都使用多參數(shù)的QC-LDPC碼作為信道編碼方案，以支持在碼長(zhǎng)和碼率上的靈活性。但是傳統(tǒng)的譯碼器結(jié)構(gòu)只能支持一種參數(shù)的QC-LDPC碼。針對(duì)此問題，論文研究了一種基于QC-LDPC碼基矩陣的譯碼器結(jié)構(gòu)，采用歸一化最小和譯碼算法，通過Verilog HDL語言，設(shè)計(jì)了能夠滿足通信系統(tǒng)中各種不同的服務(wù)需求和信道干擾情況的參數(shù)可配置的LDPC碼譯碼器。
　　 以現(xiàn)有某通信系統(tǒng)為研究背景，首先對(duì)多種參數(shù)的QC-LDP

2、C碼在AWGN信道下，采用MSK調(diào)制方式時(shí)的誤碼率性能進(jìn)行了仿真。通過對(duì)比分析幾種譯碼算法的性能和硬件實(shí)現(xiàn)復(fù)雜度，最終確定了適合硬件實(shí)現(xiàn)的譯碼算法及譯碼迭代次數(shù)。
　　 根據(jù)課題研究背景論文采用部分并行譯碼方案實(shí)現(xiàn)參數(shù)可配置的譯碼器。同時(shí)，為了配合數(shù)據(jù)處理單元，信息存儲(chǔ)結(jié)構(gòu)的安排和QC-LDPC碼基矩陣是一致的，這種結(jié)構(gòu)稱為基于基矩陣的結(jié)構(gòu)。根據(jù)這種結(jié)構(gòu)及譯碼算法流程，使用Verilog語言設(shè)計(jì)了主要功能模塊的硬件結(jié)構(gòu)，并且通過

3、時(shí)序仿真驗(yàn)證了各個(gè)模塊的設(shè)計(jì)。最終將MSK調(diào)制解調(diào)器、LDPC編譯碼器聯(lián)合，搭建了基于ModelSim軟件的測(cè)試平臺(tái)，并對(duì)系統(tǒng)性能進(jìn)行了測(cè)試，通過對(duì)測(cè)試結(jié)果和理論仿真的對(duì)比，驗(yàn)證了論文設(shè)計(jì)的譯碼器結(jié)構(gòu)的有效性。另外，為了測(cè)試參數(shù)可配置的譯碼器在實(shí)際硬件系統(tǒng)中的可靠性，我們按照同樣的方法實(shí)現(xiàn)了一種占用硬件資源比較小，能夠同時(shí)支持三種參數(shù)的QC-LDPC碼譯碼器，并設(shè)計(jì)了基于FPGA的硬件測(cè)試系統(tǒng)對(duì)其進(jìn)行了性能測(cè)試。
　　 最后，針