分?jǐn)?shù)延遲FIR數(shù)字濾波器設(shè)計(jì)及其FPGA實(shí)現(xiàn).pdf

1、分?jǐn)?shù)延遲FIR數(shù)字濾波器有能通過(guò)改變延遲因子而方便地改變頻率響應(yīng)特性的優(yōu)點(diǎn),已經(jīng)被廣泛應(yīng)用于語(yǔ)音編碼與合成、數(shù)字通信、音頻技術(shù)等領(lǐng)域。但是分?jǐn)?shù)延遲FIR數(shù)字濾波器對(duì)其系數(shù)變化十分敏感且其系數(shù)無(wú)對(duì)稱(chēng)關(guān)系,所以實(shí)現(xiàn)相同階數(shù)的分?jǐn)?shù)延遲FIR數(shù)字濾波器與普通FIR數(shù)字濾波器,實(shí)現(xiàn)分?jǐn)?shù)延遲FIR數(shù)字濾波器消耗的硬件資源多得多。所以硬件實(shí)現(xiàn)高階分?jǐn)?shù)延遲VDF FIR數(shù)字濾波器很難,FPGA的出現(xiàn)改變了這一現(xiàn)狀。
　　FPGA有豐富的內(nèi)部邏輯資

2、源和布線資源且并行執(zhí)行程序,非常適合用于細(xì)粒度高和高并行度結(jié)構(gòu)的FIR數(shù)字濾波器的實(shí)現(xiàn)。采用FPGA實(shí)現(xiàn)電子電路時(shí),只需通過(guò)改變程序設(shè)計(jì),就能改變?cè)O(shè)計(jì)的功能,而不必從頭重新設(shè)計(jì),且設(shè)計(jì)的可移植性好。所以FPGA開(kāi)發(fā)電路,不僅開(kāi)發(fā)時(shí)間短,開(kāi)發(fā)成本也低。
　　本文主要開(kāi)展了以下工作:首先,運(yùn)用加權(quán)最小二乘法設(shè)計(jì)分?jǐn)?shù)延遲FIR數(shù)字濾波器。把分?jǐn)?shù)延遲FIR數(shù)字濾波器系數(shù)表示為分?jǐn)?shù)延時(shí)量的多項(xiàng)式,對(duì)由多項(xiàng)式系數(shù)構(gòu)成的矩陣進(jìn)行行拉直,使之成為

3、行向量以方便計(jì)算;用積分計(jì)算目標(biāo)誤差函數(shù),相對(duì)于利用大量離散點(diǎn)值求和的方法,精度更高;求解拉直行向量時(shí),采用矩陣三角分解,并合理調(diào)整計(jì)算順序以避免病態(tài)計(jì)算。
　　其次,提出分布式算法和CSD碼量化設(shè)計(jì)分?jǐn)?shù)延遲FIR濾波器。分布式算法設(shè)計(jì)分?jǐn)?shù)延遲FIR濾波器是將乘法運(yùn)算轉(zhuǎn)換為查找表操作并結(jié)合流水線技術(shù)節(jié)省硬件資源,提升處理速度。CSD碼量化濾波器系數(shù)使其表示碼中0最多,運(yùn)算中結(jié)合加法樹(shù)。這樣設(shè)計(jì)實(shí)現(xiàn)濾波器的硬件規(guī)模會(huì)大大減少,運(yùn)算速

4、度也會(huì)提高。
　　最后,在Quartus II7.1軟件中綜合與仿真,并在Altera公司EP2S60F1020C4目標(biāo)器件上實(shí)現(xiàn),CSD碼量化實(shí)現(xiàn)分?jǐn)?shù)延遲FIR數(shù)字濾波器的硬件規(guī)模較分布式算法實(shí)現(xiàn)的大,fmax達(dá)到了52.5MHz,而采用分布式算法實(shí)現(xiàn)分?jǐn)?shù)延遲FIR濾波器時(shí),fmax達(dá)到了83.98MHz。
　　本文對(duì)加權(quán)最小二乘法設(shè)計(jì)分?jǐn)?shù)延遲FIR數(shù)字濾波器的算法進(jìn)行優(yōu)化,使設(shè)計(jì)的濾波器精度更高,復(fù)雜度更低,并分別基于分