基于FPGA實現(xiàn)的帶有減小DRAM寫延遲的Cache的DDR2控制器的設(shè)計.pdf

1、隨著Internet技術(shù)和應(yīng)用的飛速發(fā)展，網(wǎng)絡(luò)性能的需求不斷增加，一方面，網(wǎng)絡(luò)應(yīng)用對安全網(wǎng)關(guān)設(shè)備的性能要求越來越高，另一方面，安全網(wǎng)關(guān)類產(chǎn)品應(yīng)用越來越廣泛，從典型的防火墻擴展到UTM、IPS等等。這些應(yīng)用即有強大豐富的報文分析和流量分析功能，也需要對經(jīng)過本設(shè)備的流量進(jìn)行高效的轉(zhuǎn)發(fā)處理，從安全網(wǎng)關(guān)類產(chǎn)品的共性來看，他們雖然應(yīng)用場景各異，但都需要有強大的CPU處理能力來同時保證分析工作和轉(zhuǎn)發(fā)工作，而CPU處理能力的限制往往使得轉(zhuǎn)發(fā)工作擠占了

2、分析工作所需的資源，產(chǎn)品應(yīng)用開發(fā)人員不得不在性能和功能的平衡取舍問題上花費很多精力，網(wǎng)絡(luò)性能問題甚至成了制約功能進(jìn)一步完善的瓶頸。在這種情況下網(wǎng)絡(luò)安全加速卡NSA應(yīng)運而生。 本文基于FPGA實現(xiàn)的帶有減小DRAM(Dynamic Random Access Memorv)即動態(tài)隨機存取存儲器寫延遲的Cache(高速緩沖存儲器)的DDR2控制器就是為NSA所設(shè)計的，DDR2控制器的主要作用是對網(wǎng)絡(luò)報文的讀寫進(jìn)行控制，其內(nèi)嵌的Cac

3、he主要用來消除DDR2控制器中DRAM的寫延遲時間，加快系統(tǒng)運行速度。由于此項目是用FPGA實現(xiàn)的，所以本文采用FPGA內(nèi)部的CAM(Content Addressable Memory)即內(nèi)容可尋址存儲器來實現(xiàn)Cache以達(dá)到減小DRAM寫延遲的目的。與傳統(tǒng)Cache相比它簡單容易實現(xiàn)、節(jié)省FPGA內(nèi)部資源而且性能又不比傳統(tǒng)Cache差。它加快了數(shù)據(jù)的返回速度，提升了系統(tǒng)性能。 本文首先對傳統(tǒng)Cache的概念、作用、結(jié)構(gòu)、原