DDR2 SDRAM控制器物理層主從控制DLL的設計.pdf_第1頁
已閱讀1頁,還剩53頁未讀 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進行舉報或認領(lǐng)

文檔簡介

1、DDR2 SDRAM是由JEDEC(電子設備工程聯(lián)合委員會)進行開發(fā)的新生代內(nèi)存技術(shù)標準。由于DDR2 SDRAM中數(shù)據(jù)為雙倍傳輸,即在數(shù)據(jù)時鐘的上升沿和下降沿都同時進行采樣操作,因此在DDR2 SDRAM控制器物理層中如何快速準確定位采樣時鐘就至關(guān)重要,能否正確接收和采樣數(shù)據(jù)成為影響內(nèi)存控制器性能的重要因素。
  延遲鎖相環(huán)DLL具備時鐘定位準確、抗抖動能力強、鎖定速度快等優(yōu)點,在各種時序系統(tǒng)中得到了廣泛的應用。隨著內(nèi)存技術(shù)的發(fā)

2、展,內(nèi)存控制器對時鐘的抖動和偏差提出了更高的要求,使得DLL在DDR控制器的應用領(lǐng)域得到了越來越重要的重視,并且已廣泛應用于高速存儲器接口的時鐘同步、倍頻和多相時鐘發(fā)生器等電路中。
  本文通過對DDR2控制器和DLL理論的研究,基于0.13um CMOS工藝,全定制設計了一款應用于DDR2控制器物理層的主從結(jié)構(gòu)的延遲鎖相環(huán),工作頻率在400MHz,實現(xiàn)了4相的壓控延遲線,產(chǎn)生4相延遲時鐘。延遲鎖相環(huán)所產(chǎn)生的延遲時鐘保證DDR2在

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預覽,若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負責。
  • 6. 下載文件中如有侵權(quán)或不適當內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論