DDR2 SDRAM控制器物理層主從控制DLL的設計.pdf_第1頁
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文檔簡介

1、DDR2 SDRAM是由JEDEC（電子設備工程聯(lián)合委員會）進行開發(fā)的新生代內(nèi)存技術(shù)標準。由于DDR2 SDRAM中數(shù)據(jù)為雙倍傳輸，即在數(shù)據(jù)時鐘的上升沿和下降沿都同時進行采樣操作，因此在DDR2 SDRAM控制器物理層中如何快速準確定位采樣時鐘就至關(guān)重要，能否正確接收和采樣數(shù)據(jù)成為影響內(nèi)存控制器性能的重要因素。
　　延遲鎖相環(huán)DLL具備時鐘定位準確、抗抖動能力強、鎖定速度快等優(yōu)點，在各種時序系統(tǒng)中得到了廣泛的應用。隨著內(nèi)存技術(shù)的發(fā)

2、展，內(nèi)存控制器對時鐘的抖動和偏差提出了更高的要求，使得DLL在DDR控制器的應用領(lǐng)域得到了越來越重要的重視，并且已廣泛應用于高速存儲器接口的時鐘同步、倍頻和多相時鐘發(fā)生器等電路中。
　　本文通過對DDR2控制器和DLL理論的研究，基于0.13um CMOS工藝，全定制設計了一款應用于DDR2控制器物理層的主從結(jié)構(gòu)的延遲鎖相環(huán)，工作頻率在400MHz，實現(xiàn)了4相的壓控延遲線，產(chǎn)生4相延遲時鐘。延遲鎖相環(huán)所產(chǎn)生的延遲時鐘保證DDR2在

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