基于非確定門延時(shí)的瞬態(tài)電流測(cè)試生成算法研究及BIST測(cè)試產(chǎn)生器設(shè)計(jì).pdf

1、集成電路測(cè)試技術(shù)是生產(chǎn)高性能集成電路和提高集成電路產(chǎn)量的關(guān)鍵.基于固定型故障模型的測(cè)試方法已不能滿足高性能集成電路,尤其是對(duì)CMOS電路[1]的測(cè)試要求,80年代早期提出的穩(wěn)態(tài)電流測(cè)試(I<,DDQ>)逐漸成為了工業(yè)界接受的測(cè)試方法.然而,CMOS電路中的某些故障,例如開路故障,仍然無法用穩(wěn)態(tài)電流測(cè)試或邏輯測(cè)試的方法檢測(cè)出來.正是由于這些方法的局限性,人們提出了瞬態(tài)電流測(cè)試方法(I<,DDT>),試圖采用I<,DDT>的方法來檢測(cè)其它測(cè)

2、試方法所無法檢測(cè)的故障.該方法通過監(jiān)測(cè)被測(cè)電路瞬態(tài)電流的大小以提高產(chǎn)品質(zhì)量,滿足人們對(duì)設(shè)備可靠性不斷提高的要求.實(shí)際上,即使是采用相同生產(chǎn)流程,生產(chǎn)出同種類型的邏輯門的實(shí)際延時(shí)也可能不同.因此,在實(shí)際測(cè)試應(yīng)用中,根據(jù)固定門延時(shí)所產(chǎn)生的測(cè)試向量可能無法激活故障,也可能減小故障電路和無故障電路平均瞬態(tài)電流的差別而達(dá)不到可測(cè)的要求.該文提出了一種新的測(cè)試產(chǎn)生方法,用該方法所產(chǎn)生的測(cè)試向量,當(dāng)門延時(shí)在一定范圍內(nèi)發(fā)生隨機(jī)變化的情況下,既可以激活故

3、障,又能使故障電路和無故障電路的I<,DDT>的差別不發(fā)生太大的變化.實(shí)驗(yàn)表明,采用新方法所產(chǎn)生的測(cè)試向量,當(dāng)門延時(shí)在其標(biāo)稱值的50%到150%的范圍內(nèi)隨機(jī)變化的情況下,可以保證95%以上的有效性.此外,該文在充分考慮門延時(shí)對(duì)瞬態(tài)電流測(cè)試影響的前提下,對(duì)FAN算法<'[32]>做出了進(jìn)一步的改進(jìn),通過對(duì)D和/D賦值線的跟蹤來評(píng)估電路中冒險(xiǎn)的個(gè)數(shù)及其對(duì)測(cè)試的影響以降低冒險(xiǎn)對(duì)測(cè)試產(chǎn)生造成負(fù)面作用,從而保證了測(cè)試向量的穩(wěn)定,降低了測(cè)試產(chǎn)生時(shí)間