高性能通用處理器的可測(cè)試性設(shè)計(jì)研究.pdf

1、隨著半導(dǎo)體的工藝尺寸不斷縮小、電路設(shè)計(jì)的規(guī)模越來(lái)越大，計(jì)算機(jī)系統(tǒng)的核心部件——處理器，尤其是高性能通用處理器，正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市時(shí)間等日益嚴(yán)峻的挑戰(zhàn)。與此同時(shí)，處理器的測(cè)試變得越來(lái)越困難，測(cè)試的成本也在不斷升高。為了降低處理器芯片的測(cè)試難度，降低芯片的測(cè)試成本，并縮短產(chǎn)品的上市時(shí)間，必須在設(shè)計(jì)階段加入可測(cè)試性設(shè)計(jì)(Design For Testability，DFT)，來(lái)提高芯片的可測(cè)試性。 保證

2、測(cè)試質(zhì)量、降低測(cè)試成本是DFT設(shè)計(jì)所追求的兩個(gè)重要目標(biāo)。然而，一方面，集成電路規(guī)模的不斷增加導(dǎo)致測(cè)試數(shù)據(jù)量迅速膨脹；另一方面，進(jìn)入深亞微米階段，各種與時(shí)延相關(guān)的故障變得越來(lái)越突出，相比傳統(tǒng)的固定型故障測(cè)試，時(shí)延測(cè)試的向量個(gè)數(shù)明顯增多，也加劇了測(cè)試數(shù)據(jù)量的膨脹，進(jìn)而導(dǎo)致測(cè)試成本的增加。因此，如何利用測(cè)試壓縮技術(shù)有效地降低測(cè)試數(shù)據(jù)量，已經(jīng)成為測(cè)試領(lǐng)域普遍關(guān)注的一個(gè)問(wèn)題，測(cè)試壓縮技術(shù)也成為DFT設(shè)計(jì)的一個(gè)重要內(nèi)容。 本文研究了當(dāng)前主流

3、的處理器芯片采用的各種可測(cè)試性設(shè)計(jì)方法，并結(jié)合一款高性能通用處理器介紹了這些DFT方法的具體應(yīng)用以及在實(shí)際應(yīng)用中的關(guān)鍵問(wèn)題；在測(cè)試壓縮方面，本文主要針對(duì)測(cè)試激勵(lì)數(shù)據(jù)，系統(tǒng)介紹了測(cè)試壓縮領(lǐng)域的研究成果，在此基礎(chǔ)上提出了一種基于組合電路的解壓縮電路設(shè)計(jì)方法，并通過(guò)在一款通用處理器IP核上的實(shí)驗(yàn)對(duì)廣播式掃描結(jié)構(gòu)的壓縮效果進(jìn)行了評(píng)估。本文的主要工作包括： 1.結(jié)合在處理器上的工業(yè)應(yīng)用，對(duì)各種DFT方法進(jìn)行了綜述。包括內(nèi)部掃描設(shè)計(jì)、內(nèi)

4、建自測(cè)試、測(cè)試點(diǎn)插入、邊界掃描設(shè)計(jì)等，并對(duì)DFT技術(shù)的一些熱點(diǎn)問(wèn)題進(jìn)行了總 結(jié)和分析； 2.介紹了在一款高性能通用處理器芯片中各種DFT技術(shù)的應(yīng)用。結(jié)合工程項(xiàng)目中的具 體問(wèn)題，采用了有效的可測(cè)試性解決方案，并針對(duì)不同類型的故障產(chǎn)生了測(cè)試向量。 實(shí)驗(yàn)結(jié)果表明通過(guò)結(jié)合多種DFT方法，該處理器設(shè)計(jì)獲得了較高的故障覆蓋率； 3.提出一種基于組合電路的測(cè)試壓縮方法。本文對(duì)研究領(lǐng)域提出的各種測(cè)試壓縮方法 進(jìn)行了深入分析，提出

5、一種用組合電路實(shí)現(xiàn)解壓縮電路的方法，只需少量的外部輸 入管腳，可以驅(qū)動(dòng)大量的內(nèi)部掃描鏈。這種方法利用確定性測(cè)試向量中存在的大量 不確定位(X位)，采用對(duì)測(cè)試向量進(jìn)行掃描切片劃分和兼容賦值的思想。實(shí)驗(yàn)結(jié)果 表明，對(duì)于ISCAS89基準(zhǔn)電路，所提出的方法能夠達(dá)到90％以上的測(cè)試數(shù)據(jù)壓縮率。 同時(shí)，能結(jié)合大量掃描鏈的設(shè)計(jì)，有效地降低測(cè)試時(shí)間； 4.通過(guò)在一款通用處理器IP核上的實(shí)驗(yàn)證實(shí)了一種典型的測(cè)試壓縮結(jié)構(gòu)——廣播式 掃描