網(wǎng)絡(luò)處理器中的DDR SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、存儲(chǔ)器對(duì)現(xiàn)在大量使用的數(shù)字化系統(tǒng)的性能至關(guān)重要,是決定系統(tǒng)性能的關(guān)鍵器件之一。除了通用計(jì)算機(jī)系統(tǒng),大量的嵌入式系統(tǒng)也紛紛采用DDR SDRAM內(nèi)存,越來(lái)越多的SoC系統(tǒng)芯片中會(huì)集成DDR接口模塊,DDR SDRAM以其高速、大容量、運(yùn)行穩(wěn)定與高性價(jià)比等優(yōu)點(diǎn)得到了廣泛的應(yīng)用。
　　 本文重點(diǎn)介紹了網(wǎng)絡(luò)處理器中的DDR SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)。網(wǎng)絡(luò)處理器是新一代用來(lái)執(zhí)行數(shù)據(jù)處理和轉(zhuǎn)發(fā)的高速可編程處理器,慢速存儲(chǔ)訪問(wèn)成為網(wǎng)絡(luò)處理

2、器系統(tǒng)性能提升的一個(gè)重要瓶頸,因此DDR SDRAM控制器性能的高低對(duì)整個(gè)網(wǎng)絡(luò)處理器系統(tǒng)至關(guān)重要。為了實(shí)現(xiàn)外部總線主設(shè)備和存儲(chǔ)器數(shù)據(jù)的轉(zhuǎn)換,使用基于AMBA總線協(xié)議,通過(guò).AMBA邏輯接口來(lái)發(fā)送指令、地址和數(shù)據(jù)。
　　 本論文采用自頂向下的設(shè)計(jì)方法和模塊化的思想,將DDR SDRAM控制器劃分為幾個(gè)功能模塊,并使用Verilog HDL語(yǔ)言完成DDR SDRAM控制器的地址譯碼模塊、時(shí)鐘產(chǎn)生模塊、數(shù)據(jù)通路模塊、控制邏輯模塊、計(jì)數(shù)