多核處理器中目錄控制器的設計與實現(xiàn).pdf

1、隨著計算機應用需求的不斷提高，多核處理器技術應運而生，多核處理器與傳統(tǒng)的單核處理器相比具有很高的性價比，能夠充分開發(fā)程序的并行性，已經(jīng)廣泛應用于現(xiàn)實生活中的各個領域。在多核處理器的發(fā)展過程中，高速緩存（Cache）一致性問題始終是影響多核處理器性能提升的熱點問題，而基于目錄的Cache一致性協(xié)議（簡稱“目錄協(xié)議”）是目前常用的一種解決Cache一致性問題的方法。但是，隨著多核處理器技術的不斷發(fā)展，處理器核的數(shù)量以及片上網(wǎng)絡的復雜度快速增

2、長，導致目錄協(xié)議的實現(xiàn)代價越來越大，在一定程度上影響了多核處理器性能的提升，因此簡潔高效的目錄協(xié)議的設計和實現(xiàn)方法，在多核處理器技術中具有重要的理論研究價值和工程實用價值，而目錄控制器作為基于目錄協(xié)議的關鍵部件，也具有重要的研究價值。
　　本文通過深入分析基于目錄的Cache一致性協(xié)議的工作原理以及各級Cache在目錄協(xié)議下的行為規(guī)則，總結(jié)了目錄協(xié)議的核心部件——目錄控制器（DCU）的工作原理及工作流程，并以此為指導完成了DCU的

3、設計與實現(xiàn)。在設計實現(xiàn)的過程中，本文充分考慮了DCU在實際工作中可能遇到的問題，并找到了相應的解決辦法。
　　為了避免DCU在工作過程中出現(xiàn)死鎖，本文對DCU進行了死鎖避免設計。設計為每類一致性事務都設計了專用的緩沖器，并適當增加了緩沖器的隊列深度。當監(jiān)聽隊列緩沖器(SnpBuf)中沒有剩余足夠的空間來接收下一個監(jiān)聽事務時，DCU將停止產(chǎn)生新的監(jiān)聽事務，并對該請求事務發(fā)出不成功響應，釋放占用的硬件資源。
　　為了均衡監(jiān)聽請求

4、，避免單個L2Cache頻繁作為監(jiān)聽請求的數(shù)據(jù)提供者，從而導致本地處理器核等待，本文對DCU進行了均衡監(jiān)聽設計。均衡監(jiān)聽設計就是通過在目錄項（DirEntry）中加入數(shù)據(jù)提供者標識位（F），利用F的值來標識相應的L2Cache是否作為監(jiān)聽請求的數(shù)據(jù)提供者，確保一個L2Cache不會連續(xù)多次成為監(jiān)聽請求的數(shù)據(jù)提供者，從而達到均衡監(jiān)聽負載的目的。
　　此外，DCU中目錄組（DirWay）的訪問周期為2個時鐘周期，為了加快DirWay的

5、運行速度，設計將每個DirWay設計成兩個單端口RAM（DirWayH和DirWayL），并對二者進行交叉編址。每個訪問請求都會根據(jù)訪問地址中Index[6]的值選擇二者之一進行訪問。根據(jù)時空局部性原理可知，連續(xù)訪問請求的地址很可能是相鄰的（Index[6]的值不同），此時連續(xù)的請求會分別訪問DirWayH和DirWayL，實現(xiàn)一個時鐘周期完成一個訪問請求。
　　最后，本文對DCU進行了功能驗證，驗證結(jié)果表明，DCU能夠正確實現(xiàn)全