ESD防護(hù)器件的電路級(jí)仿真及建模.pdf

1、本文的主要內(nèi)容是對(duì)NMOS晶體管作為靜電放電(ESD)防護(hù)器件時(shí)的電路級(jí)仿真及模型建立。 隨著工藝特征尺寸的進(jìn)一步減小，ESD問(wèn)題已經(jīng)越來(lái)越成為芯片應(yīng)用中的一個(gè)很大的破壞因素，從而也越來(lái)越成為芯片設(shè)計(jì)過(guò)程中必須考慮的一部分，而對(duì)于現(xiàn)今仿真工具中所能應(yīng)用的作為ESD防護(hù)的器件的模型，卻仍然沒(méi)有得到很廣泛的研究和實(shí)現(xiàn)。本文正是在基于這樣的背景下進(jìn)行了關(guān)于ESD防護(hù)器件的建模工作。 在深入學(xué)習(xí)了NMOS晶體管作為ESD防護(hù)器件

2、的物理機(jī)制的基礎(chǔ)上，我們首先使用Hspice工具對(duì)現(xiàn)有的模型進(jìn)行了大電流注入時(shí)的仿真與分析，然后實(shí)現(xiàn)了一種完全使用Yerilog-A行為級(jí)描述語(yǔ)言在Cadence Spectre環(huán)境中進(jìn)行定義和描述的針對(duì)NMOS晶體管作為ESD防護(hù)器件時(shí)的電路級(jí)簡(jiǎn)潔模型。該模型由七個(gè)模塊組成，各模型獨(dú)立編寫(xiě)，分別代表了NMOS在大電流注入時(shí)的各個(gè)主要物理組成部分。本文還對(duì)其中的柵引入漏端電流Igidl開(kāi)展了一定的深入研究，進(jìn)行了參數(shù)提取。最終，使用該模