納米集成電路ESD防護研究.pdf

1、靜電放電(ESD，Electro-Static Discharge)是一種客觀存在的自然現(xiàn)象，對于半導(dǎo)體集成電路具有極大的危害。尤其在納米集成電路中，ESD防護研究至關(guān)重要。本論文主要基于28-nm CMOS工藝進行ESD防護研究，提出28-nm工藝下I/O以及核心(Core)電路的ESD設(shè)計窗口，對基本的二極管、MOS管以及SCR(Silicon Controlled Rectifier)防護器件進行流片分析，并針對提出的ESD設(shè)計窗

2、口設(shè)計新型的SCR結(jié)構(gòu)。此外，還針對納米集成電路版圖的抗栓鎖(Latch up)性能進行設(shè)計研究。本論文的主要研究內(nèi)容和結(jié)論如下：
　　1)總結(jié)了納米集成電路的ESD防護網(wǎng)絡(luò);根據(jù)28-nm CMOS工藝I/O以及Core的工作電壓以及柵氧擊穿電壓，分別給出ESD設(shè)計窗口并提出ESD防護目標(biāo)。
　　2)針對二極管設(shè)計不同類型、不同結(jié)構(gòu)的ESD防護器件，總結(jié)得出柵極隔離二極管(Gate Diode)具有正向?qū)娮璧偷膬?yōu)點;通

3、過流片驗證，對于28-nm CMOS工藝下的二極管串達(dá)林頓效應(yīng)已經(jīng)不再明顯，分析得知這是倒阱工藝所造成的;給出二極管的ESD防護總結(jié)。
　　3)總結(jié)28-nm CMOS工藝下GGNMOS(Gate Grounded NMOS)以及GDPMOS(Gate-VDD PMOS)的ESD防護性能，其中防護能力更好的GGNMOS的魯棒性也僅有7.3mA/μm;流片驗證得出ESDimplant層對于MOS器件的ESD性能的提高已經(jīng)變得極其有限

4、，反而提高了漏電流，分析可知這是P-Well濃度逐漸提高造成的;給出MOS管的ESD防護總結(jié)。
　　4)對于基本的二極管、MOS管以及SCR進行TCAD(Technology ComputerAided Design)仿真，并通過公式推導(dǎo)分析上述ESD防護器件的基本性質(zhì)。
　　5)提出新型的具有小回滯特性的SS-SCR(Small Snapback SCR)。該器件的觸發(fā)電壓為7.1V，維持電壓為5.8V，并且通過參數(shù)調(diào)整可

5、以達(dá)到1V以內(nèi)的ESD工作窗口，滿足28-nm CMOS工藝下的I/O ESD設(shè)計窗口;SS-SCR的魯棒性為43.3 mA/μm，與基本SCR相近，且其維持電壓受溫度的影響小;SS-SCR的過沖電壓為17V，開啟時間為10 ns，均滿足ESD防護要求。
　　6)提出新型的VSCR(Vertical SCR)。該器件的觸發(fā)電壓為5.3 V，維持電壓為2.3 V，滿足28-nm CMOS工藝下的Core ESD設(shè)計窗口;VSCR的優(yōu)

6、點是結(jié)構(gòu)簡單、魯棒性有近30 mA/μm，開啟時間僅為4.8 ns，通過監(jiān)測器(Monitor)的檢測進一步證明VSCR可用于28-nm CMOS工藝的Core電路防護。
　　7)基于VSCR，通過結(jié)構(gòu)上的改進提出Modified VSCR，通過流片驗證可知Modified VSCR進一步降低觸發(fā)電壓，但同時增加了栓鎖的風(fēng)險;通過版圖上的改進提出New VSCR，解決VSCR單向?qū)ǖ谋锥?給出SCR的ESD防護總結(jié)。