多IP核嵌入系統(tǒng)的測(cè)試結(jié)構(gòu)及其調(diào)度優(yōu)化研究.pdf

1、為了提高設(shè)計(jì)生產(chǎn)率和縮短上市時(shí)間，IP核嵌入復(fù)用已經(jīng)成為系統(tǒng)芯片設(shè)計(jì)的主要方法。然而多IP核嵌入的設(shè)計(jì)同時(shí)也給系統(tǒng)芯片的測(cè)試帶來諸多挑戰(zhàn)，集成者往往在設(shè)計(jì)的時(shí)候就需要考慮測(cè)試問題。本文主要研究多IP核嵌入系統(tǒng)的測(cè)試結(jié)構(gòu)及其測(cè)試調(diào)度優(yōu)化。 多IP核嵌入系統(tǒng)的測(cè)試結(jié)構(gòu)包括測(cè)試訪問機(jī)制(TAM)及測(cè)試環(huán)(wrapper)，前者在測(cè)試源和測(cè)試宿之間為IP核提供測(cè)試激勵(lì)與響應(yīng)的訪問通道，后者是提供一個(gè)IP和與TAM之間的接口，它可以提供多

2、種操作模式。 本文介紹了測(cè)試環(huán)從提出到發(fā)展成為IEEE Std.1500的過程，并詳細(xì)分析了它的工作原理。文中主要介紹了幾種經(jīng)典的測(cè)試訪問機(jī)制，特別重點(diǎn)分析了基于測(cè)試總線的TAM策略的原理，并對(duì)三種基于測(cè)試總線的TAM的優(yōu)缺點(diǎn)進(jìn)行了總結(jié)。在系統(tǒng)芯片中嵌入的IP核數(shù)目越來越多的今天，采用了合理的TAM的同時(shí)，還需要進(jìn)行測(cè)試調(diào)度優(yōu)化。測(cè)試調(diào)度優(yōu)化是一個(gè)典型的NP完全問題，本文討論了測(cè)試調(diào)度的整數(shù)線性規(guī)劃模型以及二維矩形裝箱算法，并給

3、出了各自的局限性。 由于越來越多的層次化IP核出現(xiàn)在設(shè)計(jì)中，而在傳統(tǒng)的測(cè)試環(huán)配置下，父核與子核不能夠同時(shí)并行測(cè)試。本文在引入了一種改進(jìn)后的測(cè)試環(huán)單元之后，實(shí)現(xiàn)了層次化IP核中的父核與子核的并行測(cè)試，使得測(cè)試調(diào)度算法能夠應(yīng)用到帶層次化IP核的設(shè)計(jì)當(dāng)中。 本文研究了測(cè)試環(huán)和測(cè)試訪問機(jī)制(TAM)的優(yōu)化問題，提出將遺傳算法同時(shí)應(yīng)用到測(cè)試環(huán)掃描鏈平衡優(yōu)化、多IP核分配TAM總線的調(diào)度優(yōu)化、測(cè)試總線劃分三方面。方案通過ITC'02