基于IP核的SoC測(cè)試的多目標(biāo)優(yōu)化及控制結(jié)構(gòu)設(shè)計(jì)研究.pdf

1、片上系統(tǒng)(System on Chip,SoC)是當(dāng)今集成電路設(shè)計(jì)的一大主流?；贗P核設(shè)計(jì)的SoC加快了產(chǎn)品上市時(shí)間,但是IP核集成化的SoC測(cè)試成為了SoC設(shè)計(jì)及生產(chǎn)過(guò)程中的一大挑戰(zhàn)。文章針對(duì) SoC的測(cè)試時(shí)間及測(cè)試功耗多目標(biāo)聯(lián)合優(yōu)化問(wèn)題展開(kāi)研究。
　　文章在研究了IEEE1500標(biāo)準(zhǔn)的基礎(chǔ)上,重點(diǎn)對(duì)IP核的Wrapper結(jié)構(gòu)進(jìn)行了研究。在此基礎(chǔ)上,研究配置有Wrapper結(jié)構(gòu)的IP核的測(cè)試時(shí)間及測(cè)試功耗,包括以減少IP核測(cè)試

2、時(shí)間為目的的Wrapper掃描鏈均衡化,以及建立IP核的測(cè)試功耗研究模型。SoC的測(cè)試時(shí)間與測(cè)試功耗是兩個(gè)相互制約的目標(biāo),為了完成對(duì) SoC測(cè)試時(shí)間與測(cè)試功耗的多目標(biāo)聯(lián)合優(yōu)化,文章建立了SoC中IP核測(cè)試分組優(yōu)化模型,并且在深入研究多目標(biāo)進(jìn)化算法中非支配排序遺傳算法(Non-dominated Sorting Genetic Algorithm II, NSGA-II)的基礎(chǔ)上,將其應(yīng)用于優(yōu)化模型的求解。
　　為了實(shí)現(xiàn)對(duì)優(yōu)化模型及

3、優(yōu)化結(jié)果的支持,文章設(shè)計(jì)了基于IP核的SoC測(cè)試控制結(jié)構(gòu)。包括IP核的Wrapper控制模塊,IP核的三種測(cè)試控制開(kāi)關(guān),開(kāi)關(guān)控制寄存器,測(cè)試數(shù)據(jù)總線復(fù)用結(jié)構(gòu)以及芯片級(jí)測(cè)試控制模塊。
　　最后文章采用ITC’02標(biāo)準(zhǔn)電路中的h953和p93791進(jìn)行NSGA-II算法和聯(lián)合優(yōu)化模型的驗(yàn)證,另外設(shè)計(jì)了一個(gè)簡(jiǎn)單的被測(cè)電路進(jìn)行測(cè)試控制結(jié)構(gòu)的驗(yàn)證。結(jié)果表明,算法能夠獲得模型的無(wú)偏最優(yōu)解,并且文章設(shè)計(jì)的測(cè)試控制結(jié)構(gòu)能夠?qū)崿F(xiàn)算法的優(yōu)化結(jié)果,體現(xiàn)