CMOS工藝中提高DRAM保持時(shí)間的研究.pdf

1、動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)具有很低的單元存儲(chǔ)成本和很高的集成密度,使它成為了商用中最廣泛使用的半導(dǎo)體存儲(chǔ)器。最近幾年,隨著計(jì)算機(jī)硬件和軟件的快速發(fā)展,對(duì)先進(jìn)的計(jì)算動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)模塊的要求一直在迅猛增長(zhǎng)。與此同時(shí),DRAM的體積和功耗還在不斷地減小以滿足先進(jìn)計(jì)算應(yīng)用的要求。
　　 DRAM是利用電容器上的電荷存儲(chǔ)來(lái)代表存儲(chǔ)的二進(jìn)制數(shù)據(jù)值,之所以稱為動(dòng)態(tài)的是因?yàn)榇鎯?chǔ)的電荷即便在持續(xù)施加電源的情況下也會(huì)泄露掉,所以,必須以

2、一定的周期性間隔對(duì)單元進(jìn)行讀取和刷新。刷新的時(shí)間間隔越短功耗就會(huì)越大,提高DRAM的保持時(shí)間就可以使刷新的頻率降低,從而達(dá)到減小功耗的目的。由于DRAM單元尺寸不斷地等比例縮小,要使新一代DRAM產(chǎn)品能夠維持甚至超過(guò)上一代DRAM的保持時(shí)間成為一個(gè)具有很大挑戰(zhàn)性的課題。不僅要在更小的面積上制造出具有相近電容值的電容,而且需要更有效地抑制各種各樣的漏電流。
　　 本文主要研究CMOS工藝中如何提高DRAM的保持時(shí)間。為了把電容做得

3、更大,研究了具有較高介電常數(shù)的新介質(zhì)材料Al2O3的各種電特性,并最終采用原子層沉積(ALD)的方法把它成功地運(yùn)用到工藝中去。電容的耗盡層如果太厚會(huì)降低電容的實(shí)際電容值,我們通過(guò)對(duì)耗盡層的厚度與參雜雜質(zhì)的各種條件做了深入的研究,有效地降低了耗盡層的厚度提高了電容值。雖然電容在水平方向上的單位面積減小了(芯片尺寸減小),但是我們抓住垂直方向上的電容面積展開(kāi)研究,開(kāi)創(chuàng)性地運(yùn)用兩層不同的電介質(zhì)及靈活運(yùn)用干法刻蝕、濕法刻蝕相結(jié)合的方法成功地制作

4、出高度達(dá)到20千埃的電容,而且電容頂部不會(huì)由于電容高度太高而在刻蝕時(shí)造成破壞。在抑制漏電流方面,分析了各種漏電流產(chǎn)生的機(jī)理及其對(duì)DRAM保持時(shí)間影響的程度,抓住兩個(gè)最主要的漏電流來(lái)展開(kāi)研究,PN節(jié)的漏電流和MOS管的亞閾值漏電流。針對(duì)PN節(jié)的漏電流,我們通過(guò)研究開(kāi)發(fā)出一種新穎的MOS器件,這種器件在源漏端具有不對(duì)稱的PN節(jié),不僅可以有效地減小PN節(jié)的漏電流,而且能有效地抑制短溝道效應(yīng)。針對(duì)MOS管的亞閾值漏電流,理論分析相對(duì)簡(jiǎn)單一些,通