有效改進(jìn)全芯片ESD防護(hù)能力的設(shè)計(jì)方案.pdf

1、在CMOS集成電路中，隨著工藝的演進(jìn)，器件的尺寸已縮減到深次微米(deep-submicron)階段，來(lái)增強(qiáng)集成電路(IC)的性能及運(yùn)算速度，以及降低每顆芯片的制造成本。但隨著器件尺寸的縮減，卻出現(xiàn)一些可靠度的問(wèn)題。 在次微米技術(shù)中，為了克服所謂熱載流子(Hot-Carrier)問(wèn)題而發(fā)展出LDD(Lightly-Doped Drain)工藝與結(jié)構(gòu)：為了降低CMOS器件漏極(drain)與源極(source)的寄生電阻(shee

2、t resistance)Rs與Rd，而發(fā)展出Silicide工藝：為了降低CMOS器件柵極的寄生電阻Rg，而發(fā)展出Polycide工藝：在更進(jìn)步的工藝中把Silicide與Polycide一起制造，而發(fā)展出所謂Salicide工藝。 在先進(jìn)工藝都使用上述幾種重要的工藝技術(shù)，以提高集成電路的運(yùn)算速度及可靠度。但是，CMOS器件因?yàn)樯鲜鱿冗M(jìn)的工藝技術(shù)以及縮得更小的器件尺寸，使得次微米CMOS集成電路對(duì)靜電放電(Electrosta

3、tic Discharge ESD)的防護(hù)能力下降很多。但外界環(huán)境中所產(chǎn)生的靜電并未減少，故CMOS集成電路因ESD而損傷的情形更形嚴(yán)重。舉例來(lái)說(shuō)，當(dāng)一常用的輸出緩沖級(jí)(output buffer)的溝道寬度(channel width)固定在3微米(um)，用1微米傳統(tǒng)技術(shù)制造的NMOS器件可耐壓超過(guò)3千伏特(人體放電方式)；用0.6微米工藝加上LDD技術(shù)來(lái)制造的器件，其ESD耐壓度不到2千伏特；用0.6微米工藝加上LDD及Silic

4、ide技術(shù)來(lái)制造的器件，其ESD耐壓度僅約1千伏特左右而已。由此可知，就算器件的尺寸大小不變，因工藝的先進(jìn)，器件的ESD防護(hù)能力也大幅地滑落；就算把器件的尺寸加大，其ESD耐壓度不見(jiàn)得成正比地被提高，器件尺寸增大相對(duì)地所占的布局面積也被增大，整個(gè)芯片大小也會(huì)被增大，其對(duì)靜電放電的承受能力卻反而嚴(yán)重地下降，許多深次微米CMOS集成電路產(chǎn)品都面臨了這個(gè)棘手的問(wèn)題。 因此，該片論文將先從基本的ESD保護(hù)電路入手，通過(guò)不同保護(hù)電路的結(jié)構(gòu)