容錯IP核的軟硬件協(xié)同設(shè)計.pdf

1、片上系統(tǒng)(SOC)是集成電路(IC)飛速發(fā)展的產(chǎn)物，它滿足了市場對芯片成本、面積、功耗及上市時間的要求。為了保證SOC功能和時序的正確，需要在設(shè)計過程中對SOC進(jìn)行反復(fù)驗證。然而，SOC設(shè)計復(fù)雜度的日益提高給SOC的驗證帶來了極大的挑戰(zhàn)。 單從硬件角度設(shè)計SOC，因為硬件結(jié)構(gòu)調(diào)整不靈活，使得需要花更長的時間進(jìn)行設(shè)計和驗證；單從軟件角度考慮驗證問題，軟件的不穩(wěn)定性給設(shè)計增加了許多不確定因素。軟硬件協(xié)同設(shè)計正好結(jié)合了兩方面的優(yōu)點、彌

2、補(bǔ)了彼此的缺點。 軟硬件協(xié)同設(shè)計的驗證階段是給出一個算法，該算法能自動尋找面向約束條件的軟硬件最佳折中點、并以此生成切實的系統(tǒng)架構(gòu)。軟硬件協(xié)同設(shè)計的方法可以使軟件設(shè)計者在硬件完成之前接觸到硬件模塊，同時可以使硬件設(shè)計者盡早接觸軟件，因此，軟硬件協(xié)同設(shè)計在減少SOC的設(shè)計和驗證時間上有著明顯的優(yōu)點，使設(shè)計在早期進(jìn)行系統(tǒng)級驗證，減少了SOC設(shè)計中的盲目性。正是基于此考慮，本課題利用軟硬件協(xié)同設(shè)計技術(shù)來實現(xiàn)容錯IP核的設(shè)計與驗證。

3、 本文主要討論了Viterbi譯碼器容錯IP核的原理和實現(xiàn)方法、軟硬件協(xié)同設(shè)計的原理和軟硬件劃分原則、軟硬件協(xié)同設(shè)計平臺的構(gòu)建、Viterbi譯碼器容錯IP核的FPGA設(shè)計過程、軟硬件數(shù)據(jù)交換的通信接口設(shè)計和驗證界面的開發(fā)等，內(nèi)容涉及到通信領(lǐng)域的糾錯碼、計算機(jī)領(lǐng)域的軟硬件技術(shù)和IC設(shè)計的相關(guān)知識。開發(fā)工具和平臺有Modelsim、Synplify Pro、QuartusⅡ、GNU工具鏈和ARM-LINUX嵌入式設(shè)計平臺。開發(fā)語言用到

4、C/C++、匯編語言和Verilog HDL。 本文根據(jù)軟硬件劃分算法的理論，自主開發(fā)了用于軟硬件協(xié)同設(shè)計的系統(tǒng)平臺，并根據(jù)軟硬件劃分算法對平臺進(jìn)行了軟硬件劃分。在軟件方面，我們利用ARM-LNUX平臺，用圖形界面窗口來產(chǎn)生測試激勵，使驗證方便而快捷；在硬件方面，我們利用FPGA平臺，保證了容錯IP核在較高時鐘頻率下運(yùn)行。軟件平臺和硬件平臺之間通過通信接口進(jìn)行信息交換，測試數(shù)據(jù)利用通信接口在軟件和硬件之間傳遞。從結(jié)果來看，用軟硬