MFIS結(jié)構(gòu)鐵電薄膜場(chǎng)效應(yīng)晶體管的制備及性能表征.pdf

1、鐵電隨機(jī)讀寫(xiě)存儲(chǔ)器(FeRAM)由于具有非揮發(fā)性、低功耗、高讀寫(xiě)次數(shù)、高存取速度、高密度存儲(chǔ)、抗輻射、與集成電路(IC)工藝兼容等突出優(yōu)點(diǎn)，而被公認(rèn)為下一代最具潛力的存儲(chǔ)器之一，在計(jì)算機(jī)、航空航天和國(guó)防等領(lǐng)域具有廣闊的應(yīng)用前景。作為FeRAM中的一種，由鐵電場(chǎng)效應(yīng)晶體管(FeFET)作為存儲(chǔ)單元的鐵電存儲(chǔ)器除了具有FeRAM的優(yōu)點(diǎn)以外，還具有結(jié)構(gòu)簡(jiǎn)單、非破壞性讀出、遵循集成電路比例縮小原則的優(yōu)點(diǎn)，是一種理想的存儲(chǔ)器，代表著未來(lái)通用存儲(chǔ)器

2、的發(fā)展方向。因此，本文以FeFET為研究對(duì)象，首先對(duì)無(wú)鉛鐵電薄膜及其存儲(chǔ)器的研究進(jìn)展進(jìn)行了評(píng)述，主要討論了：(1)鐵電薄膜材料的制備方法、基本物理特性及性能表征；(2)鐵電存儲(chǔ)器的發(fā)展歷史和現(xiàn)狀；(3)FeFET的工作原理及可靠性問(wèn)題：疲勞、印記失效、保持性能損失。在此基礎(chǔ)上，利用實(shí)驗(yàn)、理論建模與分析、數(shù)值模擬和集成電路設(shè)計(jì)等方法，研究了MF(M)IS結(jié)構(gòu)鐵電薄膜場(chǎng)效應(yīng)晶體管的制備及性能表征。主要內(nèi)容和結(jié)果如下：
　　 1．用分

3、子束外延的方法(MBE)制備了厚度為10nm～40nm的Y2O3絕緣層薄膜、用射頻磁控濺射的方法(RF magnetron sputtering)制備了厚度為20nm～110nm的CeO2絕緣層薄膜，采用Al/Y2O3/p-Si(100)/A1和Au/CeO2/n-Si(100)/Au兩種電容結(jié)構(gòu)對(duì)Y2O3和CeO2薄膜在不同退火溫度下的微觀結(jié)構(gòu)、介電常數(shù)、捕獲電荷密度、電容-電壓特性(C-V)和電流-電壓特性(I-V)等電學(xué)性能進(jìn)行了

4、分析測(cè)試。制備出來(lái)的Y2O3絕緣層薄膜(as-deposited)是非晶型的，經(jīng)過(guò)退火處理后從非晶型向多晶型轉(zhuǎn)變；而CeO2薄膜一開(kāi)始就是多晶型的，晶粒大小為20nm至41nm。隨著退火溫度的上升，各衍射峰和拉曼峰都逐漸增強(qiáng)，絕緣層薄膜變得越來(lái)越致密、平整，晶粒的尺寸也逐漸增大。Y2O3和CeO2絕緣層薄膜的介電常數(shù)隨著退火溫度的上升而下降。Y2O3薄膜的氧化層捕獲電荷密度(Qot)隨退火溫度增加而減少；而CeO2薄膜的氧化層捕獲電荷密

5、度和界面捕獲電荷密度(Qit)隨退火溫度的增加而增加，與我們希望通過(guò)退火來(lái)盡可能降低各種捕獲電荷密度的預(yù)期不一致。捕獲電荷密度的增加除了與原材料、制備工藝有關(guān)外，也可能是CeO2薄膜內(nèi)部的應(yīng)力所致。漏電流可能是多種機(jī)制共同作用的結(jié)果，其大小與絕緣層薄膜的形貌、沉積方法及后退火條件密切有關(guān)。當(dāng)退火溫度增加時(shí)，漏電流變得越來(lái)越小。在退火的過(guò)程中，絕緣層薄膜變得致密、界面氧化層的生長(zhǎng)是造成漏電流密度隨退火溫度的增加而降低的主要原因。
　

6、　 2．采用化學(xué)溶液沉積法(CSD)對(duì)鈦酸鉍BIT鐵電薄膜進(jìn)行摻雜改性研究，摻入稀土離子Yb3+、Dy3+和Nd3+/V5+在Pt/Ti/SiO2/Si基片上分別制備出Bi4-xYbxTi3O12(BYT)、Bi4-x DyxTi3O12(BDT)和(Bi4-yNdy)(Ti3-xVx)O12(BNTV)薄膜。
　　 探索了不同的化學(xué)配比、退火溫度、退火氣氛等條件對(duì)鐵電薄膜的電滯回線(P-E)、電流-電壓特性(I-V)、電容-

7、電壓特性(C-V)、抗疲勞性和電滯回線-頻率依賴(lài)關(guān)系等性能的影響。實(shí)驗(yàn)表明，摻入稀土離子對(duì)鐵電薄膜的性能有較大的改善：BYT薄膜的結(jié)晶度隨著退火溫度的提高而改善，700°C退火的BYT薄膜的剩余極化值最大，為32.1 μC/cm2@400kV/cm；Dy元素?fù)诫s可以大大地提高BIT薄膜的剩余極化值，其中，Dy的成份x值為0.6的薄膜即Bi3.4Dy0.6Ti3O12薄膜具有最大的剩余極化(2Pr)值(2Pr=53.06μC/cm2)；退

8、火氣氛對(duì)薄膜的微觀結(jié)構(gòu)和鐵電性能等都有很大的影響，并且氮?dú)庵型嘶鹂梢源蟠蠼档虰DT薄膜的結(jié)晶溫度；BNTV薄膜的最佳退火溫度可達(dá)800°C，相對(duì)于BNT薄膜有所提高，可見(jiàn)釩摻雜對(duì)鉍元素的揮發(fā)有一定的抑制作用；實(shí)驗(yàn)中發(fā)現(xiàn)(Bi3.15Nd0.85)(Ti2.91V0.09)O12薄膜具有比BNT薄膜更低的漏電流（5.99×10-9A@3V）和更好的抗疲勞特性。因?yàn)锽NTV薄膜中釩含量的變化會(huì)引起薄膜氧空位、空間電荷變化或發(fā)生晶格畸變，所以

9、控制適量的釩摻雜可制備電學(xué)性能優(yōu)良的BNTV薄膜。
　　 3．通過(guò)對(duì)薄膜中偶極子的統(tǒng)計(jì)分布函數(shù)進(jìn)行積分的方法，改進(jìn)經(jīng)典的Preisach模型，并修正由積分近似值引起的電滯回線的缺陷，用較少的參數(shù)仿真出的電滯回線擁有更飽滿、平滑和對(duì)稱(chēng)的形狀，與鉍層鈣鈦礦鐵電薄膜BLSF的實(shí)驗(yàn)結(jié)果相符。由于改進(jìn)的模型具有歷史電場(chǎng)效應(yīng)，可以方便、準(zhǔn)確地仿真薄膜的非飽和電滯回線，適用于鐵電電容的小信號(hào)模擬。引入Furukawa提出的方法對(duì)我們改進(jìn)的電滯

10、回線模型數(shù)值求解電容率，得出電容率與電場(chǎng)的關(guān)系曲線，即蝴蝶回線。
　　 所得的蝴蝶回線在零電場(chǎng)處的奇點(diǎn)比傳統(tǒng)定義的(ε=dP/dE)要高，更接近實(shí)驗(yàn)真實(shí)曲線。因此改進(jìn)模型可以精確、快速地仿真電滯回線和蝴蝶回線，對(duì)鐵電存儲(chǔ)器及鐵電可調(diào)性器件的電路模擬和理論研究具有一定的應(yīng)用價(jià)值。另外，基于上述改進(jìn)的Preisach模型，通過(guò)擴(kuò)展單界面層的模型，建立起雙界面層模型來(lái)研究電滯回線的印記效應(yīng)。將上下界面層的非對(duì)稱(chēng)電導(dǎo)率做為聯(lián)系印記內(nèi)在原

11、因和外在現(xiàn)象的中間參量，能很好地解釋電滯回線中矯頑場(chǎng)的增減、厚度尺寸與電滯回線偏移效應(yīng)的依賴(lài)關(guān)系、電滯回線底部膨脹或緊縮的變形等各種印記失效行為。雙界面層模型仿真出的電滯回線具有電場(chǎng)偏移、回線傾斜、矯頑場(chǎng)變化、形狀改變等印記屬性，可以很好地與實(shí)驗(yàn)觀察結(jié)果相吻合。最后，通過(guò)模型的理論分析提出減小印記失效的可行性方法：形成互補(bǔ)的上下界面層使其具有反相相等的電導(dǎo)率。此雙界面層印記模型的提出對(duì)洞察鐵電薄膜的印記機(jī)制和減少印記失效具有重要的指導(dǎo)意

12、義。
　　 4．介紹了金屬-鐵電薄膜-絕緣層-半導(dǎo)體硅(MFIS)結(jié)構(gòu)電容器的基本理論，重點(diǎn)分析了退極化場(chǎng)和柵漏電流對(duì)MFIS電容的保持性能的影響。為了得到好的保持性能，我們需要在鐵電薄膜的選擇(Pr<2μC/cm2)、絕緣層厚度(<20nm)、漏電流密度(<10-8A/cm2@5V)等方面進(jìn)行綜合考慮。制備了兩種MFIS結(jié)構(gòu)電容器(Pt/BNT/Y2O3/Si電容和Pt/BNTV/Y2O3/Si電容)，并對(duì)上述兩種電容的電學(xué)性

13、能(C-V、I-V、C-t)進(jìn)行了測(cè)試和分析。(1)對(duì)于Pt/BNT/Y2O3/Si電容：C-V曲線呈現(xiàn)出順時(shí)針?lè)较虻碾姕鼐€；當(dāng)絕緣層厚度從10nm增加到40nm時(shí)，存儲(chǔ)窗口從2.63V下降到1.1V，且?guī)缀醪浑S電壓掃描速率的改變而改變；漏電流密度隨著絕緣層Y2O3厚度的增加而減少，在＋6V的電壓下漏電流密度均小于7×10-9A/cm2；保持時(shí)間達(dá)到了13.6天。(2)對(duì)于Pt/BNTV/Y2O3/Si電容：C-V曲線呈現(xiàn)出順時(shí)針?lè)较?/p>

14、的電滯回線；當(dāng)V5+摻雜濃度從0.09減少到0.03時(shí)，存儲(chǔ)窗口從2.0V增加到2.4V，且?guī)缀醪浑S電壓掃描速率的改變而改變；正電壓高達(dá)6V時(shí)所有樣品的漏電流密度均小于7.3×10-9A/cm2，且漏電流密度隨電壓變化的依賴(lài)關(guān)系不強(qiáng)，V5+摻雜濃度x=0.06時(shí)漏電流密度最大(7.3×10-9A/cm2@6V)，x=0.09時(shí)漏電流密度最小(5.5×10-9A/cm2@6V)；保持時(shí)間達(dá)到了14.6天。結(jié)果表明，我們制備的兩種MFIS結(jié)

15、構(gòu)可以應(yīng)用于低電壓、低功耗的MFIS-FeFET。
　　 5．建立了金屬-鐵電薄膜-絕緣層-半導(dǎo)體硅(MFIS)和金屬-鐵電薄膜-金屬-絕緣層-半導(dǎo)體硅(MFMIS)兩種結(jié)構(gòu)的鐵電場(chǎng)效應(yīng)晶體管的模型，用數(shù)值模擬的方法，詳細(xì)分析了MFIS和MFMIS兩種結(jié)構(gòu)的鐵電薄膜場(chǎng)效應(yīng)晶體管的電滯回線、電容-電壓關(guān)系、閾值電壓、存儲(chǔ)窗口、漏極電流等基本電學(xué)特性，討論了鐵電薄膜的飽和極化強(qiáng)度PS、剩余極化強(qiáng)度Pr、鐵電薄膜和絕緣層厚度、硅襯底的

16、摻雜濃度、鐵電電容與絕緣層電容的面積比(IFAA)等因素對(duì)FeFET性能的影響，得到一些提高FeFET性能的設(shè)計(jì)規(guī)則及優(yōu)化方法。采用0.25mμ的工藝，設(shè)計(jì)了一個(gè)電源電壓VDD為2.5V、適用于2T-2C結(jié)構(gòu)的電流靈敏放大器，用PSpice9.2軟件進(jìn)行電路仿真，并進(jìn)行了版圖設(shè)計(jì)，版圖的面積大約為55λ×62λ(λ為最小線寬)。該靈敏放大器的信號(hào)延時(shí)僅為3ns，讀出時(shí)間為43ns，周期為100ns，加上PL驅(qū)動(dòng)信號(hào)產(chǎn)生、地址譯碼的時(shí)間，