基于51核的SOC物理設(shè)計與驗證.pdf_第1頁
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文檔簡介

1、集成電路版圖設(shè)計的主要任務(wù)是布局布線，本文的主要研究方向是基于Astro的深亞微米布局布線流程、基于Hercules的物理驗證過程及基于PrimeTime的版圖后靜態(tài)時序分析。本文首先介紹了物理設(shè)計工具Astro及靜態(tài)時序分析工具PrimeTime，總結(jié)了版圖設(shè)計中的主要延時模型、寄生參數(shù)提取及時序優(yōu)化。然后針對SOC芯片GVC(Gas Volume Controller，油量控制芯片)，提出了基于Charter0.35um工藝的Ast

2、ro后端設(shè)計流程，GVC芯片的后端設(shè)計主要包括：布局規(guī)劃--進(jìn)行手工擺放宏單元模塊及基于電壓降和電遷移的電源/地布線；布局--進(jìn)行時序和擁塞驅(qū)動的標(biāo)準(zhǔn)單元布局，同時考慮了芯片的性能和可布線性：時鐘樹綜合(CTS)及布線--采用門控單元時鐘樹綜合法對GVC芯片進(jìn)行了時鐘樹綜合，分布式布線方式使得布線時間大大縮短。文中第四章分別給出了以上四步驟地設(shè)計原理、步驟及腳本。接著第五章介紹了GVC芯片的物理驗證過程、原理及結(jié)果。本文第六章還介紹了版

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