eda技術(shù)及應(yīng)用課程設(shè)計(jì)-- 基于verilog語言的調(diào)頻輸出器設(shè)計(jì)

1、<p>　　《EDA技術(shù)及應(yīng)用》</p><p><b>　　設(shè)計(jì)報(bào)告</b></p><p>　　名 稱： 基于Verilog語言的調(diào)頻輸出器設(shè)計(jì) </p><p>　　專業(yè)名稱：　 電氣工程及其自動(dòng)化

2、 </p><p>　　班 級： 11級電氣工程及其自動(dòng)化（1）班 </p><p><b>　　任務(wù)書</b></p><p>　　設(shè)計(jì)題目： 基于Verilog語言的調(diào)頻輸出器設(shè)計(jì)

3、 </p><p><b>　　1．主要內(nèi)容</b></p><p>　　1）設(shè)計(jì)一個(gè)6位頻率計(jì)，輸出為100KHz的固定任意波形。測量結(jié)果用6個(gè)數(shù)碼管顯示，基準(zhǔn)時(shí)鐘頻率為50MHz；</p><p>　　2）精度要求達(dá)到100KHZ+500KHZ,只顯示測量結(jié)果。</p><p>　　3）頻率計(jì)

4、只設(shè)一個(gè)復(fù)位鍵，按下該鍵（reset=0）系統(tǒng)復(fù)位，釋放該鍵（reset=1）系統(tǒng)工作，測量并顯示結(jié)果；</p><p>　　4）用Verilog HDL實(shí)現(xiàn)上述要求的頻率計(jì)。</p><p><b>　　2．基本要求</b></p><p>　　設(shè)計(jì)報(bào)告：不少于5000字，Ａ４幅面，統(tǒng)一復(fù)印封面。</p><p>&l

5、t;b>　　封面、設(shè)計(jì)任務(wù)書</b></p><p><b>　　目錄</b></p><p>　　1）系統(tǒng)設(shè)計(jì)原理說明及實(shí)現(xiàn)方案論證；（綜述、任務(wù)詳解及設(shè)計(jì)思路等）</p><p><b>　　2）系統(tǒng)硬件設(shè)計(jì)；</b></p><p><b>　　3）系統(tǒng)軟件設(shè)計(jì)；&

6、lt;/b></p><p>　　4）系統(tǒng)調(diào)試；（調(diào)試步驟、方法及調(diào)試過程中的問題及如何解決等）</p><p>　　5）結(jié)果分析及展望；（最后的結(jié)果成功點(diǎn)和不足之處、總結(jié)及改進(jìn)等）</p><p><b>　　附錄---參考文獻(xiàn)</b></p><p><b>　　3．進(jìn)度安排</b><

7、;/p><p>　　4、設(shè)計(jì)考核辦法與成績評定</p><p>　　根據(jù)過程、報(bào)告、答辯等確定設(shè)計(jì)成績，成績按得分0～100分，可分為優(yōu)、良、中、及格、不及格五等。</p><p><b>　　5．主要參考文獻(xiàn)</b></p><p>　　[1]潘松,黃繼業(yè).EDA技術(shù)與VHDL（第2版）[M].北京:清華大學(xué)出版社,200

8、7.</p><p>　　[2]康華光.電子技術(shù)基礎(chǔ)數(shù)字部分（第五版）[M].高等教育出版社，2006.</p><p>　　[3]全國大學(xué)生電子設(shè)計(jì)大賽競賽組委會(huì)編.第五屆全國大學(xué)生電子設(shè)計(jì)競賽獲獎(jiǎng)作品選編[M].北京理工大學(xué)出版社，2003.</p><p>　　[4] 全國大學(xué)生電子設(shè)計(jì)大賽競賽組委會(huì)編.全國大學(xué)生電子設(shè)計(jì)競賽獲獎(jiǎng)作品選編（2003）[M].北

9、京:北京理工大學(xué)出版社，2005.</p><p>　　[5]全國大學(xué)生電子設(shè)計(jì)競賽湖北賽區(qū)組委會(huì)編 電子系統(tǒng)設(shè)計(jì)實(shí)踐[M].湖北:華中科技大學(xué)出版社，2005.</p><p><b>　　摘 要</b></p><p>　　數(shù)字信號發(fā)生器是數(shù)字信號處理中不可缺少的調(diào)試設(shè)備，在生產(chǎn)生活中的應(yīng)用非常廣泛。本文所設(shè)計(jì)的內(nèi)容就是基于Altera公

10、司的現(xiàn)場可編程門陣列（FPGA）實(shí)現(xiàn)數(shù)字信號發(fā)生器的設(shè)計(jì)，F(xiàn)PGA具有密度高，功耗低，體積小，可靠性高等特點(diǎn)，設(shè)計(jì)時(shí)可以不必過多考慮具體硬件連接。</p><p>　　本文論述了利用FPGA進(jìn)行調(diào)頻，設(shè)計(jì)了一個(gè)6位數(shù)字顯示的固定頻率計(jì)。它采用Verilog/VHDL硬件描述語言編寫程序，在Quartus II軟件開發(fā)集成環(huán)境下進(jìn)行仿真，包括設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過程。軟件設(shè)計(jì)模塊分為被測信號

11、、頻率測量、周期測量、數(shù)碼管顯示共四個(gè)模塊。硬件采用Altera公司的Cyclone Cyclone Ⅳ E系列芯片EP4CE6F17C8，系統(tǒng)時(shí)鐘為50MHZ，調(diào)100KHZ加上500KHZ。經(jīng)過仿真下載驗(yàn)證,能夠?qū)崿F(xiàn)等精度測頻率和周期的功能，證明該設(shè)計(jì)方案切實(shí)可行。</p><p>　　關(guān)鍵詞：變頻；FPGA；Verilog/VHDL語言。</p><p><b>　　ABS

12、TRACT</b></p><p>　　Digital signal transmitter as a test facility is an important part of information processing system. In the production of a wide range of application of life. This content is designe

13、d by Altera, based on field programmable gate array (FPGA) design of digital signal generator, FPGA has a high density, low power consumption, small size, high reliability, can not have too much to consider wher designin

14、g specific hardware connection。</p><p>　　This article discusses frequency measurement technology using FPGA / CPLD, and completes the design of an 8-bit digital precision frequency meter. It based on Verilog

15、 / VHDL description of a programming language under Quartus Ⅱ simulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses

16、 the development board EP2C8Q208C8N manufactured by Altera's Cyclone II. Its system clock is 50MHZ. This frequency</p><p>　　Key words: Digital frequency meter,；FPGA；Verilog/VHDL.</p><p><

17、b>　　一、ＥＤＡ技術(shù)介紹</b></p><p><b>　　1.１EDA介紹</b></p><p>　　EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL（Hardware Description language）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、

18、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。硬件描述語言HDL是相對于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。HDL語言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級或更底層的結(jié)構(gòu)網(wǎng)

19、表文件或下載文件。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL[1]。</p><p>　　1.2VHDL簡單介紹</p><p>　　VHDL是一種主要的硬件描述語言之一，硬件描述語言（HDL）是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。所謂硬件描述語言，實(shí)際上就是一種描述工具，其描述的對象就是待設(shè)計(jì)電路系統(tǒng)的邏輯功能，實(shí)現(xiàn)該功

20、能的算法，選用的電路結(jié)構(gòu)以及其他各種約束條件等。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。</p><p>　　VHDL涵蓋面廣，抽象描述強(qiáng)，支持硬件的設(shè)計(jì)，驗(yàn)證，綜合和測試。VHDL能在多級別上對同一邏輯功能進(jìn)行描述。VHDL的基本結(jié)構(gòu)包含一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體，而完整的VHDL結(jié)構(gòu)還包括配置，程序包與庫。各種硬件描述語言中，VHDL課程設(shè)計(jì)說明書描述能力最強(qiáng)，因此運(yùn)用VHDL 進(jìn)行復(fù)雜電路設(shè)計(jì)時(shí)，往

21、往采用自頂向下結(jié)構(gòu)化的設(shè)計(jì)方法。</p><p>　　1.3QuartusII 簡介</p><p>　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)

22、流程。</p><p>　　二、系統(tǒng)設(shè)計(jì)原理說明及方案選擇</p><p><b>　　2.1設(shè)計(jì)要求</b></p><p>　　在本設(shè)計(jì)中要求設(shè)計(jì)的簡易信號發(fā)生器是采用VHDL來實(shí)現(xiàn)的簡易信號發(fā)生器，它能產(chǎn)生正弦波。設(shè)計(jì)信號發(fā)生器，使之能夠生成正弦波。電路的外部頻率為50MHz，要求信號發(fā)生器可產(chǎn)生100KHZ+500KHZ的頻率的信號；要

23、求輸出正弦波形，具有頻率選擇的功能；在同一頻率檔內(nèi)，可實(shí)現(xiàn)頻率的加減；要求顯示波形的同時(shí)能夠進(jìn)行頻率的調(diào)節(jié)；要求能夠顯示波形——正弦波；要求能夠顯示頻率值；可用示波器進(jìn)行波形的觀測。</p><p><b>　　2.2設(shè)計(jì)原理</b></p><p>　　VHDL語言編輯框中依次輸入分頻器、四選一選擇器（可選擇多種波形可以加可以不加本設(shè)計(jì)只有正弦波）、循環(huán)加法計(jì)數(shù)器等

24、4種計(jì)數(shù)器、七段譯碼器等功能模塊的VHDL語言源程序。輸入完成之后單擊保存圖標(biāo)并輸入相應(yīng)的文件名。保存之后即可對源程序進(jìn)行編譯。如果編譯成功則源程序完全正確，否則應(yīng)該返回到出錯(cuò)處改正錯(cuò)誤直至編譯成功為止。編譯成功之后選中源程序依次單擊File、NEW、create/updatecreate symbol file for current file便可對相應(yīng)的模塊生產(chǎn)元器件。本次設(shè)計(jì)中對頂層文件采取原理圖輸入法，利用前期設(shè)計(jì)的各模塊的元器

25、件圖連接成整體電路圖。修改設(shè)計(jì)直至編譯成功為止，電路原理圖如圖2-1所示：</p><p>　　2-1 整體電路原理圖</p><p><b>　　2.3方案選擇</b></p><p>　　方案一：使用ATMEL公司的AT89C51實(shí)現(xiàn)一基于單片機(jī)S的設(shè)計(jì)，使用該單片作為控制器件，再輔以其他外圍電路。</p><p>

26、　　方案二：基于EDA技術(shù)，用Verilog HDL輸入設(shè)計(jì)。與原理圖輸入設(shè)計(jì)相比，當(dāng)設(shè)計(jì)的系統(tǒng)比較復(fù)雜時(shí)，前者有更大的優(yōu)越性，且設(shè)計(jì)越復(fù)雜，前者的優(yōu)點(diǎn)越突出。</p><p>　　由于本設(shè)計(jì)的系統(tǒng)比較簡單，故選用方案二，基于EDA技術(shù)，用Verilog HDL輸入設(shè)計(jì)。</p><p><b>　　系統(tǒng)硬件</b></p><p>　　本設(shè)計(jì)

27、使用的FPGA芯片為EP3CE6F17C8芯片，通常情況下在硬件調(diào)試的過程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對FPGA進(jìn)行配置。配置芯片在每次系統(tǒng)上電以后自動(dòng)將配置文件加載到FPGA中形成電路。</p><p>　　圖3-1 EP3CE6F17C8芯片</p><p>　　1）仿真波形正確后，便可進(jìn)行下載；</p><p>　　2）選擇FPGA

28、系列開發(fā)板試驗(yàn)開發(fā)系統(tǒng)；</p><p>　　3）使用Cyclone Ⅳ E系列芯片EP4CE6F17C8；</p><p>　　4）先進(jìn)行引腳鎖定，具體引腳鎖定如圖3-2 ； </p><p>　　5）選擇好硬件和模式后就可以下載到EDA；</p><p>　　圖3-2 正弦信號發(fā)生器引腳選擇</p><p>&l

29、t;b>　　系統(tǒng)軟件</b></p><p>　　本次設(shè)計(jì)的軟件部分主要運(yùn)用Altera公司的QuartusⅡ軟件平臺，其開發(fā)流程基本分成2個(gè)步驟：</p><p>　　1.設(shè)計(jì)輸入QuartusⅡ軟件的設(shè)計(jì)文件可以來自QuartusⅡ5.1設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的EDA設(shè)計(jì)輸入工具QuartusⅡ強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直

30、接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。QuartusⅡ具有如下的多種設(shè)計(jì)輸入方法:原理圖輸入與符號編輯、硬件描述語言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。如此眾多的設(shè)計(jì)方法幫助設(shè)計(jì)者輕松地完成設(shè)計(jì)輸入。</p><p>　　2.項(xiàng)目處理QuartusⅡ處理一個(gè)設(shè)計(jì)時(shí)，軟件編譯器讀取設(shè)計(jì)文件信息，產(chǎn)生用于器件編程、仿真、定時(shí)分析的輸出文件。消息處理器可以

31、自動(dòng)定位編譯過程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以優(yōu)化設(shè)計(jì)文件。項(xiàng)目處理包括以下基本步驟:</p><p>　　(1)消息處理器自動(dòng)定位錯(cuò)誤；</p><p>　　(2)邏輯綜合與試配；</p><p>　　(3)定時(shí)驅(qū)動(dòng)編譯；</p><p>　　(4)設(shè)計(jì)規(guī)則檢查；</p><p><b>　　(5)多器件劃分。

32、</b></p><p><b>　　五、系統(tǒng)調(diào)試</b></p><p>　　將程序下載Cyclone系列芯片中，同時(shí)在FPGA開發(fā)板上進(jìn)行硬件驗(yàn)證。本文提出的數(shù)字頻率計(jì)由于采用Verilog語言設(shè)計(jì)，用一片F(xiàn)PGA實(shí)現(xiàn)，因而體積小，功耗低，具有較好的應(yīng)用前景。但由于結(jié)構(gòu)還比較簡單，有待進(jìn)一步完善。</p><p>　　通過分析，

33、將50MHZ的系統(tǒng)時(shí)鐘產(chǎn)生8MHz 的門控信號和待測的定頻信號，而對輸入系統(tǒng)時(shí)鐘clk（50MHz）進(jìn)行分頻的模塊，設(shè)計(jì)源代碼對輸入系統(tǒng)時(shí)鐘clk（50MHz）進(jìn)行17分頻產(chǎn)生100KHZ 信號。從工作時(shí)序仿真圖可以看出：由系統(tǒng)時(shí)鐘提供的50MHz的輸入信號，經(jīng)過信號源模塊，通過17分頻產(chǎn)生100KHZ的時(shí)鐘信號，誤差在±0.5之間，達(dá)到了設(shè)計(jì)所需的預(yù)期效果。如圖5-1：</p><p>　　圖5-1

34、 正弦信號發(fā)生器仿真波形圖</p><p>　　在Quartus II中將所有功能模塊建立完成后，將各個(gè)模塊在頂層圖形文件中連接起來。配置管腳，通過編譯后下載到核心開發(fā)板Cyclone Cyclone Ⅳ E系列芯片EP4CE6F17C8中驗(yàn)證實(shí)驗(yàn)結(jié)果。測試結(jié)果通過仿真波形顯示。</p><p>　　通過開發(fā)板驗(yàn)證表明，按鍵功能正常，頻率測量功能正常，在允許誤差范圍內(nèi)。通過對實(shí)驗(yàn)結(jié)果的分

35、析，在做FPGA設(shè)計(jì)時(shí)，把主要的精力都放在了寫代碼本身，而較少的關(guān)注鎖相和分頻分析的問題。實(shí)際上，當(dāng)設(shè)計(jì)比較簡單，且運(yùn)行頻率比較低的時(shí)候，不加相關(guān)的時(shí)序約束，F(xiàn)PGA軟件都可以綜合出來可用且相對較可靠的代碼來。但當(dāng)設(shè)計(jì)比較復(fù)雜，運(yùn)行頻率比較高的時(shí)候，不做時(shí)序分析，不加上一些必要的約束，就很難保證設(shè)計(jì)能且穩(wěn)定的運(yùn)行在所設(shè)定的頻率上。在開始做設(shè)計(jì)的時(shí)候并沒有很在意這方面的問題，今后我們會(huì)學(xué)習(xí)改進(jìn)。</p><p>&

36、lt;b>　　結(jié)果分析及展望</b></p><p>　　通過此次設(shè)計(jì)實(shí)踐，我們對EDA技術(shù)有了一些了解，也真正體會(huì)到EDA帶來的方便。同時(shí)EDA技術(shù)比我們想象中的要難的多。里面有很多的思想來源于信息電子技術(shù)邏輯算法的設(shè)計(jì)，需要有很強(qiáng)的C語言編程功底。學(xué)習(xí)一門知識要從最基本的體系構(gòu)架開始，倘若一開始就從頂層設(shè)計(jì)入手，就會(huì)造成很多基本原理、基本概念上的偏差，甚里面的基本知識，包括電路的概念以及寄存

37、器傳送的基本知識。VHDL語言與C語言有很大的不同，但是C語言的編程思想也可以移植到VHDL語言當(dāng)中來，尤其是一些邏輯會(huì)拖延設(shè)計(jì)的時(shí)間，事倍功半。</p><p>　　這次實(shí)驗(yàn)讓我學(xué)到了很多知識，我獲益匪淺！學(xué)會(huì)了如何使用Quartus進(jìn)行verilog語言的編程，也學(xué)會(huì)了如何對verilog的程序進(jìn)行仿真，在仿真過程中還學(xué)會(huì)了如何對幾個(gè)端口進(jìn)行編組，以及如何對一組端口設(shè)置波形，還有設(shè)置時(shí)鐘的波形。最重要的是這次

38、實(shí)驗(yàn)主要是生成block原理圖，我也掌握采用頂層原理圖設(shè)計(jì)復(fù)雜邏輯電路的方法，我還學(xué)會(huì)了如何由verilog程序生成block圖，也學(xué)會(huì)了如何對block圖進(jìn)行仿真。通過仿真，我們能夠很形象地了解到原理圖的功能。體驗(yàn)到真實(shí)實(shí)驗(yàn)中的情境，增加了對電子實(shí)驗(yàn)和電子設(shè)計(jì)的信心。</p><p>　　雖然課設(shè)完成了，但我意識到，我對于這門學(xué)科只是停留在入門的階段，只窺得冰山一角，想要有更大的發(fā)展，還需要深入的研究，還需要努

39、力學(xué)習(xí)和實(shí)踐。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]潘松,黃繼業(yè).EDA技術(shù)與VHDL（第2版）[M].北京:清華大學(xué)出版社,2007.</p><p>　　[2]康華光.電子技術(shù)基礎(chǔ)數(shù)字部分（第五版）[M].高等教育出版社，2006.</p><p>　　[3]全國大學(xué)生電子設(shè)計(jì)大賽

40、競賽組委會(huì)編.第五屆全國大學(xué)生電子設(shè)計(jì)競賽獲獎(jiǎng)作品選編[M].北京理工大學(xué)出版社，2003.</p><p>　　[4] 全國大學(xué)生電子設(shè)計(jì)大賽競賽組委會(huì)編.全國大學(xué)生電子設(shè)計(jì)競賽獲獎(jiǎng)作品選編（2003）[M].北京:北京理工大學(xué)出版社，2005.</p><p>　　[5]全國大學(xué)生電子設(shè)計(jì)競賽湖北賽區(qū)組委會(huì)編 電子系統(tǒng)設(shè)計(jì)實(shí)踐[M].湖北:華中科技大學(xué)出版社，2005.</p&g