基于cpld的64位乘法運(yùn)算器的設(shè)計(jì)

1、<p>　　基于CPLD的64位乘法運(yùn)算器的設(shè)計(jì)-職業(yè)技術(shù)教育論文</p><p>　　基于CPLD的64位乘法運(yùn)算器的設(shè)計(jì) 辜　藝　鄒光毅　朱　偉 （江漢大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院，湖南 武漢 430056） 【摘　要】提出了一種由64位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的64位寬位乘法器，此乘法器比純組合邏輯構(gòu)成的乘法占用硬件資源少，結(jié)構(gòu)簡單，基于VHDL語音模塊化的設(shè)計(jì)，有利于器件的

2、升級(jí)與位數(shù)擴(kuò)充具有一定的實(shí)用價(jià)值。 關(guān)鍵詞CPLD；乘法器；運(yùn)算器件 作者簡介：辜藝（1961—），男，工作于江漢大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院。 鄒光毅（1956—），男，工作于江漢大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院。 朱偉（1959—），男，工作于江漢大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院。 0　引言 純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但占用硬件資源多，難以實(shí)現(xiàn)寬位乘法器，而基于CPLD器件外接ROM九九表的乘法器